JPH0797363B2 - 多重階層レベルマルチプロセツサ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、関連する用途に従って数が異なり（数個から
数千個）、それぞれがその他の装置と高い効率で共動す
る複数の基本処理装置から構成され、様々なプロセッサ
と記憶装置との間に共通バス接続線が設けられる先端の
多重階層レベルアーキテクチャによるモジューラマルチ
プロセッサ装置に関する。

〔従来技術および発明が解決しようとする問題点〕

一般に、特に複雑なリアルタイム処理（たとえば画像処
理、パターン及び音声の認識、人工知能及び全般的科学
演算など）に関連する用途においては、高い演算能力を
入力データ及び出力データの大量の流れを処理する能力
と組合せる必要があることは認められている。演算能力
のすぐれたマルチプロセッサ装置の形成には、主に共通
資源（共通回線及び記憶装置）へのアクセスに関して多
数のプロセッサが同時に動作するためのコンフリクトが
起こるために、タスク分割、プロセッサ通信、プロセス
共動及び理論上の用途実現可能性と実際の用途実現性と
の調整を含む様々な問題がある。従来提案されている公
知の解決方法（多くのものは理論の域を出ない）は、制
御が困難であることに加えて性能／コスト比に関しても
受入れることのできないきわめて高価なシステム（プロ
セッサアレイ及びマトリクス接続された記憶装置）を含
むものである。さらに、様々な部分の間でメッセージを
かなり速いデータ速度で交換するとき、公知のシステム
は通信し合うマルチプロセッサ部分の完全に独立した透
過動作という問題を解決することができなかった。

〔問題点を解決するための手段〕

本発明の目的は、上述のような欠点を克服するように構
成されたマルチプロセッサ装置を提供することであり、
そのきわめてすぐれたモジューラ構成により、すぐれた
並列処理及び非常に複雑な用途であってもその広い範囲
にわたり要求される演算能力を確保するきわめて複雑な
システムを形成でき；また、本発明の装置においては性
能／コスト比が現在知られている方法に比べ著しく改善
される。本発明のその他の目的及び利点は以下の説明の
中に記載されるであろう。

この目的を考慮に入れて、本発明によれば、第１の複数
の処理モジュールを具備し、該処理モジュールは少なく
とも１つのプロセッサを含み且つ第１の一群の共通直接
アクセス通信回線に接続されて第１の階層レベル（ファ
ミリ）を形成し；該第１の複数の処理モジュールのそれ
ぞれの第１の処理モジュールは第２の一群の共通直接ア
クセス通信回線に接続されて第２の階層レベル（領域）
を形成し；共通直接アクセス通信回線の第２の群の中で
第２のものはデータ送受信手段を介して互いに接続され
て第３の階層レベル（領域ネットワーク）を形成し；該
データ送受信手段は該処理モジュールとは無関係に動作
をイネーブルするための少なくとも１つのプロセッサを
具備することを特徴とする多重階層レベルマルチプロセ
ッサ装置が提供される。

〔実施例〕

以下、添付の図面を参照して本発明を詳細に説明する。

第１図に関して説明すると、本発明によるマルチプロセ
ッサ装置は共通バス構造を示し、複数の領域10に分割さ
れ、各領域は一群のファミリ11から構成される。各ファ
ミリは共通バス（ファミリバス）12により直接アクセス
可能な複数のプロセッサから構成される。１つの領域10
に含まれる全てのファミリは共通バス（領域バス）13を
介して直接アクセス可能である。各領域10の内部におい
てプロセッサは緊密に接続され、すなわち、その領域内
の全記憶内容を直接可視できるが、異なる領域10はゆる
やかに、すなわち信号線15により接続される装置14を介
して交換されるメッセージを介して接続される。システ
ム監視及びスーパーバイザ機能は、装置14を介してシス
テムのその他の全ての領域10に接続されると共に以下に
さらに詳細に説明するモジュールを介して外部コンピュ
ータ16に接続される特殊領域10′により実行されるのが
好都合である。各ファミリ11は、信号線19及び20を介し
てファミリバス12と、領域バス13とにそれぞれ接続され
るモノプロセッサモジュール17（P1）と、信号線19′を
介してファミリバス12にのみ接続される複数のマルチプ
ロセッサモジュール18（PN）で;8メガバイトであると好
都合な大容量記憶装置ブロック22（HCSM）と；マルチプ
ロセッサ装置の適用環境に対してデータを送受信する入
出力ブロック23（I/O）とを具備する。記憶装置ブロッ
ク22は信号線24及び25を介してファミリバス12と、領域
バス13とにそれぞれ接続され、入出力ブロック23はファ
ミリバス12にのみ接続される。領域バス13は周辺装置と
の通信のために入出力ブロック26（I/O）に接続されて
も良い。

従って、モノプロセッサモジュール17（P1）は２つの
（ファミリ及び領域）階層レベルを相互に連結するもの
で、第２図に示されるように、専用階層レベルと、局所
階層レベルとをそれぞれ構成する２つのブロック27及び
28に分割される。ブロック27は、たとえば24アドレスビ
ット及び16データビットを供給されるINTEL80286マイク
ロプロセッサから構成され、データ、アドレス及び制御
信号を搬送する専用バス32に接続されるプロセッサ31
（CPU）を具備する。プロセッサ31はその機能の実行を
スピードアップするために標準形コプロセッサ又は特殊
プロセッサ33に接続されても良い。専用バス32はRAMブ
ロック35及びEPROMブロック36から構成される専用記憶
装置34に接続する。RAMブロック35はプロセッサ31と、
コプロセッサ33（設けられている場合）によってのみア
クセス可能であり；アクセス時間がプロセッサ31のサイ
クルの中で待機ステップを必要としない静的記憶装置で
あり；たとえば潜在サイズが256kbの８バイトワイドチ
ップから形成され；停電時にはバッファバッテリーによ
り給電される。EPROMブロック36はオペレーティングシ
ステム並びに初期設定プログラム及び診断プログラムを
記憶し、128kbの潜在サイズを有するのが好都合であ
る。専用バス32は、専用制御レジスタ38（CRP）と、専
用状態レジスタ39（SRP）と、タイマブロック40（TM）
と、割込み制御ブロック41（IC）と、直列信号線ブロッ
ク42（SL）とを含む専用入出力エリア37に接続する。専
用バス32との間でデータを交換するための一群の信号線
43に加えて、割込み制御ブロック44はプロセッサ31に割
込み信号を供給するための接続線44と、プロセッサ31か
ら肯定応答信号を受信するための接続線45とをさらに有
する。専用バス32は故障検出ブロック46と、プロセッサ
31により発信される状態データ及びアドレスデータを受
信し、記憶装置及び入出力領域のマッピングを以下にさ
らに詳細に説明するように制御するようにプロセッサ31
をイネーブルする大域アドレス復号ブロック47とにさら
に接続する。大域アドレス復号ブロック47は、実際に
は、局所レベル選択信号PL、ファミリレベル選択信号PF
及び領域レベル選択信号PRの３つの信号のうちのいずれ
か１つを発生する。それらの信号は、局所ブロック28の
一部を形成する局所アービトレーションブロック48に送
られる。局所アービトレーションブロック48は以下に第
７図に関してさらに詳細に説明するように動作するもの
であるが、プロセッサ31に対する第１の局所アクセス制
御線49を有する。この第１の局所アクセス制御線49は、
同様にデータ線、アドレス線及び制御線から成る局所バ
ス51から専用バス32を選択的に分離するブロック50にも
接続する。局所アービトレーションブロック48は、ファ
ミリバス12及び局所バス51とインターフェースするブロ
ック54とデータ交換する入力接続線52及び出力接続線53
と、領域バス13及び局所バス51とインタフェースするブ
ロック57とデータ交換する入力接続線55及び出力接続線
56とをさらに有する。それらのインタフェースブロック
54及び57は、他のモジュールに対する出力接続を要求す
る接続線58及び78を介すると共に、インタフェースブロ
ック54及び57への接続を可能にする接続線61及び79を介
してファミリバス12と、領域バス13とにそれぞれ接続さ
れる。インタフェースブロック54及び57はさらに接続線
62及び80を介して局所アービトレーションブロック48に
もそれぞれ接続される。

局所バス51にさらに接続されるのは下記の２つの構成要
素である。

‐プロセッサ31及び領域バス13によりアクセス可能な第
１の部分と、プロセッサ31及びファミリバス12によりア
クセス可能な第２の部分とに分割される局所記憶装置ブ
ロック63;このブロック63は静的RAM記憶装置から構成さ
れ、そのアクセス時間は、RAM記憶装置がプロセッサ31
により指定された場合、プロセッササイクルの中で待機
ステップの必要なくプロセッサ31によるRAM記憶装置へ
のアクセスが可能になるように設定される;RAM記憶装置
も同様にバッファバッテリーにより給電される； ‐局所状態レジスタ64（SRL）と、ファミリ制御レジス
タ65と、領域制御レジスタ66と、ファミリ同報通信レジ
スタ67と、領域同報通信レジスタ68とを含む局所入出力
エリア。ファミリ制御レジスタ65は直接接続線70と、接
続線71とを介して割込み制御ブロック41の２つの入力端
子に接続され、接続線71には、同様に局所バス51に接続
されるFIFOブロック72が挿入される。領域制御レジスタ
66も、直接接続線75と、同様に局所バス51に接続される
FIFOブロック76に接続する接続線75とを介して割込み制
御ブロック41に接続される。

第３図に詳細に示されるマルチプロセッサモジュール18
は本発明によるマルチプロセッサ装置の中核を成す処理
モジュールであり、モノプロセッサモジュール17の専用
レベルプロセッサブロック27と同様であるが、専用入出
力エリア37′に直列信号線ブロック42が設けられていな
い点を唯一の相違点とする複数の専用レベルプロセッサ
ブロック27′を含む。このように、対応する構成要素は
同じ図中符号の後に′を付して示すものとする。マルチ
プロセッサモジュール18は、専用レベルブロック27′に
接続され、ファミリバス12を介してのみアクセス可能な
局所レベルブロック28′をさらに具備する。従って、局
所レベルブロック28′は領域バス13とのインタフェース
のための構成要素を有していないという点でモノプロセ
ッサモジュール17のブロック28とは異なる。さらに、一
方の側で専用レベルブロック27′から出る専用バス31′
に接続するブロック50′は他方の側で同じ局所バス51′
に接続される。従って、それらの（図示される実施例で
は３つ）のブロック50′は局所アービトレーションブロ
ック48′からそれぞれの選択信号49′₁,49′₂又は49₃を
受信し、その信号は専用レベルブロック27′のそれぞれ
のプロセッサ31′にも送られる。従って、各専用レベル
ブロック27′のアクセス復号ブロック47′は２つの信号
PL及びPFのみを送信し、領域アドレス信号PRは省略され
る。このように、局所アービトレーションブロック48′
は接続線80,55及び56を介して領域インタフェースブロ
ック57と信号を交換しなくなるので、このインタフェー
スブロックは領域レジスタ66及び68と共に省略される。
局所RAM記憶装置ブロック63′はファミリバス12により
アクセス可能な唯一の領域である。

モノプロセッサモジュール17においてファミリバス12と
インタフェースするブロック54は第６図（Ａ）に詳細に
示されている。第６図（Ａ）に示される第１の論理ブロ
ック82は信号線19,58及び61を介してファミリバス12と
信号を交換すると共に、信号線52,53及び62を介して局
所アービトレーションブロック48と信号を交換する。第
１の論理ブロック82は論理制御ブロック85に対してサイ
クルイネーブル信号84を供給する。論理制御ブロック85
はファミリバス12との間で信号線19を介してデータを交
換すると共に、プロセッサ31と制御信号を交換し、局所
バス51を介して割込み制御ブロック41に割込み信号を供
給する。論理制御ブロック85はそれぞれのイネーブル信
号86及び87を、ファミリバス12及び局所バス51との間で
データを交換するバッファ記憶装置ブロック88と、ファ
ミリバス12及び局所バス51との間でアドレス信号及び状
態信号を交換するバッファ記憶装置ブロック89とに供給
する。インターフェースブロック54は、ファミリバス12
との間で誤り信号を交換し且つ誤り信号を局所バス51を
介して故障検出ブロック46へ送信する論理ブロック90を
さらに含む。

モノプロセッサモジュール17において局所バス51と領域
バス13とを互いに接続するインタフェースブロック57は
第６図（Ｂ）に示されており、第６図（Ｂ）において、
第６図（Ａ）のインタフェースブロック54と同じ機能を
有する構成要素は同じ図中符号の後に′を付して示され
る。

これらのインタフェースブロック54及び57はプロセッサ
を含むモジュールと、ファミリバス12及び領域バス13の
それぞれとの接続に関してはあらゆる点でほぼ同じであ
る。従って、マルチプロセッサモジュール18においてフ
ァミリバス12とインタフェースするブロック54′は第６
図（Ａ）のインタフェースブロック54と同様に構成され
る。

装置14（IRCU）は領域バス13に接続されるモノプロセッ
サモジュールである。第４図に詳細に示されるように、
この装置はモノプロセッサモジュール17のブロック27と
同様の第１のブロック27″を含む。第４図において、機
能が同等である構成要素は同じ図中符号の後に″を付し
て示される。ブロック27″とブロック27とは、ブロック
27″が直列信号線ブロック42を有していないという点で
のみ異なる。装置14はモノプロセッサモジュール17のブ
ロック28と同様であるが、ファミリバス12とインタフェ
ースするための構成要素を含まないことを相違点とする
ブロック28″をさらに有する。従って、インタフェース
ブロック54並びに局所アービトレーションブロック48″
との間で交換される関連信号と、ファミリ制御レジスタ
65及びファミリ同報通信レジスタ67並びに割込み制御ブ
ロック41に対する関連信号も欠けている。領域バス13と
インタフェースするブロック57″は第６図（Ｂ）のイン
タフェースブロック57と同様であり、局所バス51″に接
続される局所RAM記憶装置ブロック63″は領域バスによ
りアドレス可能な唯一の部分である。装置14は信号線15
との通信を可能にするブロック91をさらに含む。さらに
詳細にいえば、専用バス32″は、論理和ブロック92及び
92′を介してアドレスバス93と、データバス94とにそれ
ぞれ接続されても良く、アドレスバス93は信号線15への
送信のためにTTL差分信号変換ブロック95に接続され、
データバス94は、パイプラインブロック97に直列接続さ
れる外部信号受信のためのTTL差分信号変換ブロック96
を介して信号線15に接続される。アドレスバス93及びデ
ータバス94は出力データRAMバッファブロック98（OB）
と、入力データRAMバッファブロック99（IB）とにそれ
ぞれ接続する。これらの記憶装置ブロック98及び99は32
ビットの記憶場所及び32K拡張を伴なう8Kのサイズであ
るのが好都合である。アドレスバス93及びデータバス94
はそれぞれ論理アドレスブロック101（OBC）及び102（I
BC）に接続される。論理アドレスブロック101及び102
は、外部との対話及びブロック27″のマイクロプロセッ
サ31″との対話の双方を制御するハンドシェーク・制御
論理ブロック103（HSCL）から信号CKOBC及びCKIBCをそ
れぞれ受信する。ハンドシェーク・制御論理ブロック10
3は、実際には、専用バス32″と通信する２つのレジス
タ104（ICSR）及び105（OCSR）に接続される。ハンドシ
ェーク・制御論理ブロック103は信号送信のためにTTL差
分信号変換ブロック95と同様の変換ブロック95′を介し
て領域内信号線15にさらに接続されると共に、TTL差分
信号変換ブロック96と同様の変換ブロック96″を介して
信号受信のために接続される。アドレスバス93は、送信
にためにアドレスバス93に供給されるパリティ信号を発
生するブロック107にも接続され、データバス94は、割
込み制御ブロック41″と、ハンドシェーク・制御論理ブ
ロック103の双方に直接接続する出力接続線110を有する
パリティ検査ブロック109に接続される。ハンドシェー
ク・制御論理ブロック103は割込み制御ブロック41″に
接続する接続線111を有する。局所バス51″も論理和ブ
ロック113及び113′を介してアドレスバス93と、データ
バス94とにそれぞれ接続される。

第１図に示されるように、監視のための特殊領域10′は
装置14（IRCU）を介して外部コンピュータ16に接続さ
れ、この装置14は、１つの又は２つの並列接続されたイ
ンタフェースモジュール116を介して外部コンピュータ1
6に接続されるTTL差分信号変換装置115（TDC）に接続さ
れる。インタフェースモジュール116は標準形DMAインタ
フェースであれば良く、たとえば、VAX11/60外部コンピ
ュータ16の接続の場合にはDR11-Wであっても良い。

領域バス13とファミリバス12は様々あるが、それらはほ
ぼ同じ特性を示す。すなわち、それらのバスはマスタモ
ジュール、スレーブモジュール及びマスタ／スレーブモ
ジュールを支援し、５つの信号群（アドレス及び状態、
データ、制御、誤り並びにアービトレーション）を搬送
する。双方のバスは32ビットのデータをバーストモード
の場合で10メガバイト／秒を越える速度で転送する。32
ビットのバスサイズであれば、32ビットのプロセッサ3
1,31′及び31″を使用することができる。しかしなが
ら、16ビットプロセッサを使用した場合でも、本発明に
よるシステムは以下にさらに詳細に説明するようにデー
タ転送のスピードアップを計るためにこのバスサイズを
拡張する特性を示す。さらに、バスによりアクセス可能
である全ての記憶装置は32ビットを越える並列構成であ
る。従って、本発明によるマルチプロセッサ装置は、前
述のように、高速並列接続線を介して互いに接続する複
数の領域10から構成される。領域内通信はメッセージ交
換に基づいているので、本発明によるマルチプロセッサ
装置はこの高レベルにおいて領域ネットワークとして定
義されても良く、ネットワークの幾何学的構成は必要に
応じて所定の用途に最も良く対応するように規定され
る。さらに、監視のための特殊領域10′を外部コンピュ
ータ16に接続することにより、システム全体が既製の市
販の装置のプログラム及び周辺装置を有利に利用するこ
とができる。従って、それぞれの領域10は複数のファミ
リ11から構成され、共通の記憶装置アドレススペース
と、共通の領域バス13とを共用する。さらに厳密に言え
ば（第11図（ａ））、７メガバイトの共通領域アドレス
スペースをこの領域バス13に接続される記憶装置ブロッ
ク又は処理モジュールに割当てられるサブスペースに分
割しても良い。それらの処理モジュールは領域バス13を
介して往復記憶サブスペースをアクセスするが、領域バ
スを局所バス51（第２図）の存在を利用してモジュール
独自のサブスペースへのアクセスを得ることには関係さ
せない。

各ファミリ11の構造は領域10の構造とかなり似ている。
すなわち、ファミリ11は共通の記憶装置アドレススペー
スと、共通のファミリバス12とを共用する一群の処理モ
ジュールから構成される。領域10の場合と同様に、８メ
ガバイトのファミリ記憶装置スペース（第11図（ａ））
は様様なプロセッサモジュールに関して局所（専用では
ない）サブスペースに分割される。プロセッサモジュー
ルはファミリバス12を介して往復記憶装置スペースをア
クセス可能であると共に、内部局所バス51′を介して局
所記憶装置をアクセス可能である。各領域10は第11図
（ａ）に示されるように分割される16メガバイトの共通
アドレススペースを可視でき、これに対し、入出力アド
レススペースは64Kバイトであり、第11図（ｂ）に示さ
れるように分割される。

前述のように、本発明によるマルチプロセッサ装置は、
基本処理用プロセッサ31,31′又は31″から始まってマ
ルチプロセッサネットワーク、すなわち領域10から構成
されるシステムに至る５つの階層レベル（主レベル３つ
及びサブレベル２つ）で動作する。それらの階層レベル
は、共通資源をどの程度まで共用できるか（同一のバス
に接続される全てのモジュールにより直接アクセス可能
な記憶装置及び入出力）によって決まるもので、専用、
局所、ファミリ、領域及び領域ネットワークの５つであ
る。最初の４つのレベルをさらに綿密に調べると次のこ
とがわかる。

ａ）専用階層レベルはシステムプロセッサにおいて最も
内部のレベルである。通常、このレベルは独立したプロ
セッサ31,31′又は31″と、プロセッサ31,31′又は31″
の専用である専用記憶装置34,34′,34″と、一群の専用
入出力資源37,37′,37″とから構成される。

ｂ）局所階層レベルはシステムの各プロセッサ31,31′,
31″（数台であっても、数千台であっても変わりはな
い）を独自の局所RAM記憶装置ブロック63,63′,63″
（物理的にはプロセッサを含む同じモジュールにある）
と、様々なレジスタを含む一群の局所資源とに対するア
クセスを得るようにイネーブルする。マルチプロセッサ
18には、ブロック28′により規定されるような局所レベ
ルで通信するブロック27′により規定されるようなｎ個
の専用環境が存在する。

ｃ）ファミリ階層レベルは、８メガバイトの共通記憶装
置スペースを共用し且つファミリバス12を介して通信す
る一群の処理モジュール、入出力モジュール及び記憶装
置モジュールから構成される。モノプロセッサモジュー
ル17とマルチプロセッサモジュール18は、それぞれ、シ
ステム内の他の処理モジュールの局所記憶装置モジュー
ル63及び63′と、大容量記憶装置ブロック22及び入出力
ブロック23のような共通資源に対するアクセスを得る。

ｄ）領域階層レベルは７メガバイトの記憶装置スペース
（ファミリレベルの場合のスペースとは異なる）を共用
する一群のファミリ11から構成される。ファミリ階層レ
ベルの場合と同様に、この記憶装置スペースは、同様に
他のモジュールの局所RAM記憶装置ブロック63,63″を領
域バス13を介してアクセスするが、それぞれのモジュー
ルが独自の局所記憶装置へのアクセスを得ることに関し
ては領域バスを占有しないプロセッサモジュールに割当
て可能であるサブスペースに分割されても良い。

これら４つの階層レベルは組合されて本発明による装置
のマルチプロセッサ部分を形成し、従って、この部分は
所定の物理的アドレススペースの共動プロセッサモジュ
ールによる「可視性」又は所定の物理的アドレススペー
スへの共動プロセッサモジュールによる直接「アクセ
ス」を特徴とする。マルチプロセッサ部分それ自体は、
たとえば、それぞれが125個のプロセッサ31及び31′か
ら構成される32のファミリ11から成る組合せをリアルタ
イムで制御することができる極めて強力なシステムを構
成する。それぞれの領域10に関してMIPS（百万命令数／
秒）単位で表わした総合能力は4000から8000の範囲であ
る（用途及びコプロセッサ33などのアルゴリズム加速装
置が採用される程度によって異なる）。そのような演算
能力により本発明のシステムはさらに進んだ適用範囲に
も利用できる。従って、領域10ネットワークシステムの
総合演算能力は40000から80000MIPSという高い範囲とな
ることもでき、これは公知のシステムにより従来可能で
あったどのような能力よりはるかにすぐれている。ネッ
トワーク接続される領域10の「透過」、「インテリジェ
ント」及び「完全独立」動作を確保し、且つ必要なデー
タ交換負荷を処理するために、本発明による装置は専用
ソフトウェア手順に支援される特殊ハードウェア機能に
基づいている。以下に本発明のシステムにおけるモジュ
ール及びブロックの動作を詳細に説明する。

前述のように、最初の４つの階層レベルはシステムの様
々な処理装置により物理的アドレス空間を「直接の可視
性」を特徴とする。このスペースは２つの部分から構成
され、その一方の部分は記憶装置のために予約される16
メガバイトであり（第11図（ａ））、他方の部分は入出
力装置のために予約される64Kバイトである（第11図
（ｂ））。２つの区画はそれぞれ次の３つの主エリアに
分割される。

専用エリア：単一のプロセッサ31,31′,31″の専用； ファミリエリア:1つのファミリに割当てられるプロセッ
サの局所資源を組合せる； 領域エリア:1つの領域に割当てられるプロセッサの局所
資源を組合せる。

専用階層レベルはシステムにおけるプロセッサモジュー
ルの最も内部的なレベルである。このレベルはその他の
レベルに対して完全に独立しており、物理的モジュール
のプロセッサに厳密に限定される。モジュールはさらに
外側の階層レベルの状態とは無関係に専用資源を使用し
て良い。この資源は高い効率と、その他のレベルとの有
効な相互作用とを確保するようなものである。前述のよ
うに、モノプロセッサモジュール17（P1）はファミリバ
ス12と領域バス13の双方に接続される。それぞれのファ
ミリ11について１つのモノプロセッサモジュール17（P
1）のみが設けられ、モノプロセッサモジュール17はこ
のモジュール17のプロセッサ31によってのみアクセス可
能な専用記憶装置34及び入出力（I/O）エリア37と、同
様に他のマルチプロセッサモジュール18のプロセッサ3
1,31′及び31″によりファミリバス12を介して又はモノ
プロセッサモジュール17又は装置14により領域バス13を
介してアクセス可能なブロック28の局所エリアとを有す
る。モノプロセッサモジュール17（P1）のプロセッサ31
は、従って、領域バス13を介してその他のモジュールの
局所記憶装置ブロック63又は63″（及び局所I/Oエリ
ア）を可視できると共に、ファミリ内のマルチプロセッ
サモジュール18の局所記憶装置ブロック63′（及び局所
I/Oエリア）を可視することができる。

従って、モノプロセッサモジュール17（P1）はマルチプ
ロセッサモジュール18（PN）及び装置14（IRCU）と同様
に）MASTER/SLAVEモジュールである。すなわち、モジュ
ール17はアドレス、制御信号及びデータを送信する（プ
ロセッサ31が内部記憶装置、外部記憶装置又はI/Oエリ
アをアクセスしようとしているとき）と共に、アドレ
ス、制御信号及びデータを受信する（別のモジュールが
P1の局所エリアをアクセスしようとしているとき）こと
ができる。

専用制御レジスタ38は第９図（ａ）に示されるような構
造の８ビットレジスタであり、これにより、プロセッサ
31は、試験サイクルの実行（TSC）及びマスク不可能割
込みのイネーブル（ENMI）などのいくつかの特殊専用レ
ベル機能を制御することができる。専用制御レジスタ38
により制御されるその他の機能はさらに高いレベルにモ
ジュールの動作状態を通信すること（ONLN）及びモジュ
ール故障を通信すること（FLTF）と、ファミリレベルに
おける「マスタクリア」制御（MCLF）である。以下にさ
らに詳細に説明するように、システムはモノプロセッサ
モジュール17（P1）の局所記憶装置ブロック63と、関連
するスレーブモジュール（DW）の局所記憶装置ブロック
との間で効率の高いデータ交換を実行するように動作さ
れても良い。最後に、２つのビット（STOPF及びSTOPR）
は、以下にさらに詳細に説明する本発明の特徴に従っ
て、複数のサイクルに関してファミリバス12又は領域バ
ス13のそれぞれの専有を保持するために一度に１つのプ
ロセッサのみをイネーブルすることにより、ファミリプ
ロセッサ間又は領域プロセッサ間の正当な割込み応答時
間を維持する。

専用状態レジスタ39は第９図（ｂ）に示されるような構
造の８ビットレジスタであり、専用制御レジスタ38によ
り調整可能ないくつかのフラグ（ENMI,DW）及びその他
の誤りフラグを読出すことができる。RAVLフラグと、FA
VLフラグはそれぞれ領域バス13又はファミリバス12を利
用できることを指示し、その条件は、対応するバスの少
なくとも１つのモジュールが非動作状態のERFフラグ及
び動作状態のONLNフラグにより指示されるようにその可
用性を主張する場合に真正となる。ERFフラグは動作障
害を指示し、動作状態にあるとき、プロセッサ31を専ら
専用階層レベルで動作させることにより、故障したモジ
ュールをシステムのその他の部分から分離すると共に、
それぞれの割込み信号（FFRL及びRFLR）をファミリレベ
ル及び領域レベルの全てのモジュールへ送信させる。HO
TSTフラグは故障指示に続くシステムの再始動を指示
し、動作状態にあるとき、専用記憶装置34又は局所記憶
装置ブロック63へのアクセスを阻止する。SLVEフラグは
マスタモジュールにおけるマスク不可能割込みに続く、
スレーブモジュールの論理回路により主張されるような
マスタ・スレーブ対話の誤りを指示する。TOUTフラグは
存在しないスレーブをアドレスするプロセッサにより起
こる時間切れを指示し、動作状態にあるとき、プロセッ
サにマスク不可能割込みを発生させる。

割込み制御ブロック41は、適切な優先順位を割当てるこ
とにより複数本の割込み線を制御するようにプロセッサ
31をイネーブルする。割込みは、 ‐専用レベルからのグループ； ‐ファミリレベルからのグループ（接続線70及び71を介
する）； ‐領域レベルからのグループ（接続線74及び75を介す
る） の３つに分割される。

タイマブロック40は、直列信号線ブロック42及び専用レ
ベル割込み信号に関してボレートを発生すると共に、以
下にさらに詳細に説明するようにいくつかのモジュール
内通信状況を制御する複数のタイマーから構成される。

プロセッサ31により制御される大域アドレス復号ブロッ
ク47は、専用記憶装置エリア34及びI/Oエリア37に対し
て選択制御信号を専用バス32を介して直接発生する。こ
のブロック47はモジュール自体の局所記憶装置ブロック
63及びI/Oブロックに対してアクセスの要求を発生する
と共に、P1が接続されているファミリバス及び領域バス
にある他のモジュールの記憶装置ブロック及びI/Oブロ
ックに対するアクセスの要求をさらに発生する。それら
の要求PL,PF,PRは局所アービトレーションブロック48に
より試験され且つ処理される。

このように、専用レベルは大域アドレス復号ブロック47
及び割込み制御ブロック41を介してより高いレベルと会
話し、それらのレベルの他のブロックとデータを交換し
及び／又は割込み信号を送受信する。

局所階層レベルにおいては、システムの各プロセッサ3
1,31′,31″は独自の局所記憶装置ブロック63,63′,6
3″と、ブロック28,28′,28″内に含まれ、物理的には
そのプロセッサを含むのと同じモジュールに配置される
一群の局所I/O資源とに、又はより高い（ファミリ又は
領域）レベルにあって同じバスに接続されるその他のプ
ロセッサのそれぞれの局所記憶装置ブロックとI/O資源
とに対してアクセスすることができる。

局所階層レベルは（単一物理的モジュールレベルにおい
て）より高いレベルから独立していると同時に、その専
用ハードウェア資源によってさらに高いレベルと有効に
共動する。以下に再びモノプロセッサモジュール17（P
1）（第２図）における局所レベルの実現を再び参照し
て局所レベルを詳細に説明する。マルチプロセッサモジ
ュール18及び装置14についても同じ説明が適用される
が、領域バス13及びファミリバス12へのアクセスに関し
て省略される各部分にその説明をどのように適応すれば
良いかは自明である。

モノプロセッサモジュール17（P1）における記憶装置の
中で、局所記憶装置ブロック63はプロセッサ31、ファミ
リバス12及び領域バス13によりアクセス可能な部分であ
り、従って、それらの構成要素により共用される資源を
構成する。

異なるモジュールの局所記憶装置ブロック63,63′,63″
の間で（以下にさらに詳細に説明するように）データを
交換するために、32ビット並列データ転送を可能にする
記憶装置の32ビットアレイと16ビットアレイの双方の可
視性が与えられている。

局所アービトレーションブロック48は、３つの構成要素
（プロセッサ31、領域バス13及びファミリバス12）によ
る局所バス51へのアクセスの要求を試験する状態装置に
より実現される。

デッドロックを回避するために、採用されるアルゴリズ
ムは２つのバスからの要求により高い優先順位を割当て
る。３つの構成要素のいずれか１つからの要求は、それ
ぞれ、複数の連続するサイクルに対して局所バス51の排
他制御を保持しても良い。第７図はこの状態装置の動作
図を示す。

１つのサイクルを実行するとき、局所アービトレーショ
ンブロック48はブロック125により待機状態に保持され
る。アクセス要求信号が受信されると、ブロック125か
らブロック126へ移行し、その要求信号が接続線55にお
けるRL信号（領域要求）であるか否かが決定される。そ
の答えが肯定である場合、ブロック126からブロック127
へ移行し、接続線56を介し、インタフェースブロック57
を介して、領域バス13の局所バス51に対する直接アクセ
スを制御する。次に、ブロック127はブロック126と同様
のブロック126′へ移行し、要求信号RLが依然として現
われているならばブロック127を動作状態に保持し、要
求信号RLがなければ待機ブロック125に戻る。これに対
し、ブロック126における答えが否定である場合はブロ
ック128へ移行し、要求が接続線52のFL信号（ファミリ
要求）によるものであるか否かが決定される。その答え
が肯定である場合、ブロック128からブロック129へ移行
し、接続線53を介し、インタフェースブロック54を介し
て、ファミリバス12の局所バス51に対する直接アクセス
を制御する。次に、ブロック129からブロック128と同様
のブロック128′に移行し、要求信号FLが依然として現
われていればブロック129を動作状態に保持し、要求信
号がなければ待機ブロック125に戻る。これに対し、ブ
ロック128における答えが否定である場合は、ブロック1
31へ移行し、要求がプロセッサ31による領域アクセスに
対するもの（PR信号）であるか否かが決定される。その
答えが肯定である場合、ブロック131からブロック132に
移行し、接続線49を介し、インタフェースブロック50を
介して、プロセッサ31の局所バス51に対する直接アクセ
スを制御し、次にブロック126″（ブロック126と同様
の）へ移行し、領域バス13からの優先順位アクセス要求
が存在するか否かが決定される。その答えが肯定である
場合、ブロック126″はブロック127に戻って前述の優先
順位接続を実行し（且つインタフェースブロック50を分
離し）、答えが否定である場合にはブロック126″から
ブロック134に移行し、接続線80を介し、インタフェー
スブロック57を介して、プロセッサ31の領域バス13に対
する直接アクセスを制御する。ブロック134はブロック1
31と同様のブロック131′へ移行し、前述のPR信号が維
持されていればブロック134を動作状態に保持し、維持
されていなければ待機ブロック125に戻る。これに対
し、ブロック131における答えが否定である場合は、こ
のブロックからブロック136へ移行し、要求がプロセッ
サ31によるファミリアクセスに対してのもの（PF信号）
であるか否かが決定される。その答えが肯定である場
合、ブロック136からブロック132′（ブロック132と同
様の）へ移行し、プロセッサ31の局所バス51に対する直
接アクセスを制御し、次にブロック128″（ブロック128
と同様の）へ移行し、ファミリバス12からの優先順位ア
クセル要求が存在するか否かが決定される。その答えが
肯定である場合、ブロック128″からブロック129に戻っ
て前述の優先順位接続（及びインタフェースブロック50
の分離）を実行し、答えが否定である場合にはブロック
128″からブロック137に移行し、接続線62を介し、イン
タフェースブロック54を介して、プロセッサ31のファミ
リバス12に対する直接アクセスを制御する。ブロック13
7からブロック136′（ブロック136と同様の）へ移行
し、前述のPF信号が維持されていればブロック137を動
作状態に保持し、維持されていなければ待機ブロック12
5に戻る。これに対し、ブロック136における答えが否定
である場合は、このブロックからブロック138へ移行
し、要求がプロセッサ31による局所バスへのアクセスに
対するもの（PL信号）であるか否かが決定される。その
答えが肯定である場合は、ブロック138からブロック13
2″（ブロック132と同様の）へ移行して前述の直接アク
セスを制御し、次にブロック138″（ブロック138と同様
の）へ移行し、前述のPL信号が維持されていればブロッ
ク132″を動作状態に保持し、維持されていなければ待
機ブロック125に戻る。たとえば、専用レベルブロック2
7′（第３図）を３つ有するマルチプロセッサモジュー
ル18の場合、要求PL₁又はPF₁,PL₂又はPF₂,PL₃又はPF₃に
対してそれぞれ信号49′₁,49′₂又は49′₃が発生され
る。

局所状態レジスタ64は、I/Oスペースにおいて局所バス5
1から読出し可能な、第９図（ｃ）に示されるような構
造の16ビットレジスタである。このレジスタはモジュー
ルの種類と、モジュール自体におけるいくつかの動作状
態フラグ（誤り、信号線オン／オフ）の状態とに関する
情報を記憶している。フラグERF,ONLN及びFLTFの機能は
専用制御レジスタ38及び専用状態レジスタ39の対応する
フラグと同じである。TYPEフラグがモジュールの種類を
識別するのに対し、LREGフラグは独自の局所状態レジス
タ64をその他のモジュールの局所状態レジスタと区別す
るようにプロセッサ31をイネーブルする。

ファミリ制御レジスタ65は局所バス51を介してI/Oスペ
ースに接続される、第９図（ｄ）に示されるような構造
の16ビット書込み専用レジスタであり、ファミリ内の他
のプロセッサにより割込みをプロセッサ31に送信させる
ことができる。この割込みには、 −接続線71を介するベクトル付き（INTFIF0）， −接続線70を介するベクトルなし（INTPR0,INTPR1,INTP
R2） の２種類がある。割込みの種類はビットF0,F1及びF2に
より識別される。ベクトル付き割込みはベクトルとの関
連づけのためにビットV0,V1,V2及びV3を使用する。ベク
トルはF1F0ブロック72で待機状態に置かれ、そこからプ
ロセッサ31により連続的に取出される。

領域制御レジスタ66は機能の上ではファミリ制御レジス
タ65と同一であり、領域プロセッサにより可視性を与え
られる。

本発明によるシステムにおいては「同報通信」転送、す
なわち、同時に独自の局所記憶装置ブロックから複数の
受信側プロセッサの局所記憶装置ブロックへデータを転
送するプロセッサによりパイロットされる転送が可能で
ある。

受信側プロセッサはクラスタとして構成され、各プロセ
ッサは同時に８つまでのクラスタに所属して良い。

同報通信送信は、送信側プロセッサがこの種の転送のた
めに予約された８つの記憶エリアの中の１つをアドレス
することにより実行される。このエリアは合わせて64kb
のサイズであり（第11図（ａ））、最高位ファミリスペ
ースアドレス及び領域スペースアドレスとしてマッピン
グされる。それぞれのクラスタは同報通信レジスタにお
いて１つのビット（CL0〜７）を割当てられ、従って、
このレジスタは第９図（ｅ）に示されるような構造の８
ビットレジスタである。従って、Ｎ番目のクラスタへの
割当ては同報通信レジスタのＮ番目のビットに割当てら
れる論理値によって決まる。

さらに、制御レジスタへの同報通信書込み、複数のプロ
セッサへの同時割込み送信など、たとえば複数の共動プ
ロセッサの同時処理開始が可能である。

モノプロセッサモジュール17（P1）は領域レベル同報通
信レジスタ68と、ファミリレベル同報通信レジスタ67と
を有する。

第６図（Ａ）に示されるように、ファミリバス12とイン
タフェースするブロック54は、１つのモジュール（たと
えば17（P1））にファミリバス12に接続されるその他の
モジュールの局所記憶装置及びI/Oエリアへのアクセス
を制御させることができるハードウェア装置から構成さ
れる。その他のモジュールもモジュールP1の局所記憶装
置及びI/Oエリアに対するアクセスを与えられる（ファ
ミリマップ）。ファミリインタフェースブロック54は５
つの信号群（アドレス及び状態、データ、制御、誤り、
アービトレーション）を支援する。モジュール間のアー
ビトレーションは、以下にさらに詳細に説明する「スナ
ップショット」方式として知られる方法を利用して実行
される。第６図（Ｂ）からわかるように、領域バス13と
インタフェースするブロック57は機能の上ではファミリ
インタフェースブロック54に類似している。

従って、局所レベルとさらに高いレベルとの間の会話
は、主に、 −ファミリバスインタフェースブロック54又は領域バス
インタフェースブロック57; −同報通信レジスタ67又は68 −局所状態レジスタ64; −ファミリ制御レジスタ65又は領域制御レジスタ66と、
関連割込み構造 を介して影響を受ける。

インタフェースブロック54及び57により、高いレベルに
接続されるモジュールから局所レベルへのアクセス及び
その逆方向のアクセスが可能となる。

同報通信レジスタ67及び68はクラスタ構成を形成し、ク
ラスタに割当てられたプロセッサに同時に割込みを供給
する。

局所状態レジスタ64はより高いレベルにモジュールの特
性及び状態を通知する。

ファミリ制御レジスタ65及び領域制御レジスタ66は同じ
レベルのプロセッサの間で割込みを送信させることがで
きる。

前述のように、ファミリ階層レベルはシステムの集中的
データ処理レベルであり、システムの最も強力な演算素
子と、用途に対して通信するI/Oブロック23とが共動す
る。

ファミリプロセッサ間の共動は共通ファミリバス12を介
して影響を受ける。

１つのレベルのプロセッサの間、及びそのレベルと、よ
り低い（局所）レベルと、より高い（領域及び領域ネッ
トワーク）レベルとの間の「有効な共動」は、ファミリ
に8Mbの記憶スペースと16kbのI/Oスペースとを割当てる
アドレス構造（第11図（ａ）及び第11図（ｂ））に関連
して説明するのが最も良いであろう。これらのスペース
には、所定のファミリの中の各モジュールの全ての局所
資源が割当てられる。

上述のモジュールブロックは局所バス51を介するファミ
リレベルとの会話を可能にする手段及び環境を構成す
る。さらに詳細にいえば、大域アドレス復号ブロック47
（及び47′）はファミリバスにある各マスターモジュー
ルによる独自の局所記憶装置及びI/Oエリアへのアクセ
ス、並びに同じファミリバス12上にあるその他の全ての
モジュールの局所記憶装置及びI/Oエリアへのアクセス
を可能にする。

局所アービトレーションブロック48（及び48′）はファ
ミリからの要求を含めて局所資源に対するアドレスの要
求を全て受信し、各モジュールの内部状態に従った順序
でそれらの資源を利用可能な状態とする。

局所記憶装置ブロック63（及び63′）は２つの局所及び
ファミリ）レベルの間の「物理的」通信要素である。

ファミリ制御レジスタ65（及び65′）は入力されるファ
ミリ割込み構造を支援するために使用される。

ファミリ同報通信レジスタ67（及び67′）は可能な８つ
の同報通信クラスタの中の１つに１つの記憶エリアを割
当てる。

局所状態レジスタ64（及び64′）は単一のモジュールの
そのファミリに関連する状態の情報を供給する。

ファミリバスインタフェースブロック54（及び54′）は
各モジュールの局所レベルで、マスタモジュールからの
アクセス要求をファミリバス12を介して供給する。

ファミリレベルと関連して既に説明したように、１つの
領域は１つのアドレススペースと、１本の共通バスを共
用する一群のモジュールから構成される。

この場合も、それらのモジュールは処理に関して高度に
独立していると同時に、同じ領域内の他のモジュールと
非常に効率良く共動する。

レベル内共動の場合、上述の特性は領域内部の各物理的
モジュールにおいてファミリレベルで同じ専用機能を採
用することにより維持される。それらの機能は会話手段
及び環境（大域アドレス復号ブロック47（及び47″）
と、局所記憶装置ブロック63（及び63″）と、領域制御
レジスタ66（及び66″）と、同報通信レジスタ68（及び
68″）と、局所状態レジスタ64（及び64″）と、局所ア
ービトレーション48（及び48″）と、領域バスインタフ
ェースブロック57（及び57″）とを構成する。

様々な領域モジュールの「局所」機能は領域バス13を介
してアクセス可能である。さらに詳細にいえば、ファミ
リレベルと領域レベルとの間の共動はモノプロセッサモ
ジュール17（P1）及び大容量記憶装置ブロック22（HCS
M）により支援される。モノプロセッサモジュールP1は
独自のファミリ（ファミリごとに１つのP1）のアドレス
スペースと、いくつかのファミリ（たとえば32であると
好都合である）が接続される領域アドレススペースの双
方に対する可視性を与えられている。P1は２本の大容量
のファミリバス12及び領域バス13と、前述の全てのハー
ドウェア特性とを利用する。大容量記憶装置ブロック22
は２つの環境（ファミリ及び領域）の間で大量のデータ
を高い効率で交換するように構成される。実際には、こ
のブロック22は非常に大きな記憶容量を有するのに加え
て、ファミリバス12と領域バス13の双方に接続されるダ
ブルポートを有し、従って、一方の環境で利用可能であ
るデータを他方の環境でも同時に利用可能とすることが
できるので、以下に第５図に関してさらに詳細に説明す
るようにシステムバスを循環する必要がないという大き
な利点が得られる。大容量記憶装置ブロック22（HCSM）
は、論理誤り検出修正ブロック152と制御ビットを交換
する部分151を含む記憶装置アレイを有する。記憶装置
アレイ150における読出しデータ又は書込みデータは、
それぞれファミリバス12と領域バス13とに接続される２
つの書込みデータレジスタ154及び155と、同様にそれぞ
れファミリバス12と領域バス13とに接続される２つの読
出しデータレジスタ156及び157とに接続される信号線15
3（32ビットであると好都合である）を介して送受信さ
れる。記憶装置アレイ150との間で交換されるデータは
さらに信号線158を介して論理ブロック152へ送られる。
論理ブロック152は読出し又は書込み制御線159を介して
信号線153に接続されると共に、要求のアービトレーシ
ョン、ダブル（ファミリ−領域）ポートの制御及び記憶
装置アレイ150の制御信号のタイミング設定を実行する
ブロック161に誤り信号線160を介して接続される。この
ブロック161は記憶装置アレイ150にアドレス信号163（R
AS/CAS/ADDRESS）を供給する。

ファミリバス12は、 −それぞれアドレスビット16から22又は別の７ビットを
供給する２本の信号線164及び165を介してマルチプレク
サ166の２つの入力端子に接続され；ただし、マルチプ
レクサ166の出力端子はファミリアドレスをマッピング
するRAM記憶装置ブロック168に接続し、RAM記憶装置ブ
ロック168はファミリバス12から（書込み）制御信号170
を受信し、その出力端子はファミリバスアドレス／状態
ラッチ171に接続する； −アドレスビット０から15を供給する直接接続線173を
介してファミリバスアドレス／状態ラッチ171に接続さ
れ； −ファミリバスアドレス／状態ラッチ171に信号を供給
するファミリバス12制御信号受信ブロック174に接続さ
れ； −ファミリ状態及び制御レジスタ176の入力端子及び出
力端子に接続されると共に、データ交換肯定応答及び情
報のための論理でロック178から信号177を受信する。

領域バス13も同様に、同じ図中符号の後に′を付して指
示されている機能上同等のブロックに接続される。

ファミリバスアドレス／状態ラッチ171の状態出力端子
は、論理ブロック178及びブロック161に接続される状態
復号及びサイクル要求発生ブロック180に接続する。領
域バスアドレス／状態ラッチ171′の状態出力端子は同
様にして接続される。

アドレス／状態ラッチ171及び171′のアドレス出力端子
（ビット０から22）はブロック161により制御されるマ
ルチプレクサ182の入力端子に接続し、マルチプレクサ1
82の出力端子は直接に（論理積又は論理和ブロック183
のみを介して）又はパイプライン184を介して、論理ブ
ロック178及び178′をさらに制御するアービトレーショ
ンブロック161のアドレス入力端子に接続する。

たとえば、大容量記憶装置ブロック22の最大容量が8Mバ
イトであり、それが64kバイトずつの128のセグメントに
分割されるものとする。記憶装置ブロック22はファミリ
バス12と領域バス13の双方から可視することができ、記
憶容量がそれぞれのバスについて利用可能なアドレスス
ペースより大きいため、本発明においては双方のバスが
物理的な8Mバイトの限界を越えることを可能にするマッ
ピングメカニズムが構成される。

記憶装置は語長を32ビットとして（倍長語）構成され、
32ビット（倍長語）、16ビット（語）及び８ビット（バ
イト）の読出し、書込みアクセスが可能である。

２つの（ファミリ及び領域）記憶装置アクセスポートは
２つの全く同一の、互いに独立したマッピングシステム
を構成する。それらのシステムの論理は合わせて8Mバイ
トの容量を64kバイトずつの128のセグメントに分割し、
各セグメントは物理的アドレススペースの内部（64kの
限界内）の任意の場所へシフト自在である。所定のセグ
メントの番号を関連アドレスのマッピングレジスタに書
込むことにより、そのセグメントに１つの物理的アドレ
スが割当てられる。マッピングレジスタは128語のRAM記
憶装置ブロック168及び168′にグループ分けされる。記
憶装置アレイの通常の読出し、書込みサイクルの場合、
ファミリバス及び領域バスからのアドレスは次の２つの
部分から構成される。

−ビット０から15は、バスアドレス／状態ラッチ171又
は171′に直接接続する接続線173又は173′を介して記
憶装置アレイ150へ直接送られる； −ビット16から22はマッピング用RAM記憶装置ブロック1
68又は168′から、アドレスに割当てられた（７ビッ
ト）セグメント番号を取出すために使用される。これら
の７ビットは記憶装置アレイ150のアドレスの最上位ビ
ットである。従って、マッピング用RAM記憶装置ブロッ
ク168又は168′において（信号線165又は165′を介し
て）それらの７ビットを変更することにより、ファミリ
バス又は領域バスからの同じアドレスを異なるセグメン
ト、従って記憶装置アレイ150の異なるエリアに対する
アクセスをイネーブルするために使用しても良い。アド
レスビット23は領域バス13でゼロにセットされ、ファミ
リバス12では１にセットされるが、マッピング論理によ
り使用されない。

マッピング用RAM記憶装置ブロック168又は168′は、 −「読出し／書込み」セグメント又は「読出し専用」セ
グメントを規定する１ビット； −HCSM記憶セグメントがその特定のアドレスにあるか否
かを規定する１ビット。たとえば、ファミリバス12の最
初の128kバイトに対応するアドレスは、それらのアドレ
スがモノプロセッサモジュール17（P1）の局所記憶装置
ブロック63に割当てられる（第11図（ａ））ことから、
明らかにHCSM記憶セグメントに割当てられる； −モジュールにおいて発生され且つ直接制御される１つ
のパリティー検査ビット； をさらに記憶している。

本発明のマッピングメカニズムは同じ領域バス又はファ
ミリバスにある複数の大容量記憶装置ブロック22（HCS
M）のインストレーションを実行すると共に、領域又は
ファミリによる記憶装置ブロックの排他的可視性が得ら
れる。さらに、セグメントシフトはデータ転送を含ま
ず、単にRAM記憶装置ブロック168又は168′のマッピン
グレジスタの変更を伴なうだけである。

大容量記憶装置ブロック22の制御プログラムはファミリ
及び領域のI/Oスペースの特定の（スイッチで選択可能
な）部分に対するアクセスを得ることにより、ファミリ
及び領域マッピング用RAM記憶装置ブロック168及び16
8′を初期設定し、変更する。

状態及び制御レジスタ176及び176′は、制御プログラム
がマッピング用RAM記憶装置ブロック168及び168′を初
期設定し終わるまで大容量記憶装置ブロック22へのアク
セスを阻止するためのビットを含む。

この大容量記憶装置ブロック22（HCSM）は本発明による
装置のバスとインタフェースするように設計されるの
で、パイプラインアドレス発生、８ビット、16ビット、
32ビットのデータ転送及びアクセスが不連続又はロック
状態になる可能性など、それらのバスの特定の特性を考
慮に入れなければならない。さらに、大容量記憶装置ブ
ロック22はダブルポート形であり、すなわち、領域バス
13及びファミリバス12から完全に非同期的に入力されて
来る要求の優先順位のコンフリクトを調整する手段を設
ける必要があることも考慮しなければならない。

一時的なアドレス記憶の問題はアドレスをバスアドレス
／状態ラッチ171及び171′に記憶することにより解決さ
れる。状態（たとえば、DOUBLE WORD）信号の復号によ
り、動的記憶装置制御ブロック161に、要求されるサイ
クルの種類に関する情報が供給される。同じブロック16
1は、さらに、要求の同期化及びアービトレーション
と、「ロックされた」データ転送の確保とを実行する。
書込みサイクルアクセス時間を改善するために、入力デ
ータを受入れて、それによりできる限り短い時間でバス
サイクルを終了させる２つの書込みデータレジスタ154
及び155（バスごとに１つずつ）が設けられている。ラ
ンダムな読出しサイクルは動的記憶装置アレイ150のア
クセス時間の点で不利であり、さらに、論理誤り検出修
正ブロック152により導入される遅延と、要求同期化の
ための時間とが必然的にこれに加わる。

順次ロック状態アクセスの場合、性能は相当に向上し、
それにより、次のサイクルで要求されるべき記憶場所の
アドレスを「予測」でき、また、あらかじめデータ項目
を取出してそれを確保するために動作されるパイプライ
ン論理は、マスタにより要求されたときに直ちに利用可
能となる。従って、この場合にも、バスは最短時間だけ
占有される。

そのような性能は倍長語、語及びバイトのあらゆる種類
の読出し動作に適用される。

記憶装置アレイ150から取出されたデータ項目は、いず
れの場合にも、異なるバスにより動作されるサイクルの
間で起こりうる妨害を阻止するための２つの別個の読出
しデータレジスタ156及び157（バスごとに１つ）に受入
れられる。

記憶装置アレイ150は本発明による装置の転送容量を完
全に展開するために32ビットにわたり並列に構成され
る。

32データビットに７つの誤り検出ビットが追加される。
256kバイトのチップを使用すると、合わせて８つの1Mバ
イト記憶バンクが得られ、各バンクは合わせて312個の
記憶チップを含む。

32ビット並列構成により、システムの16ビット又は８ビ
ット読出し性能を損なわずに、誤り検査チップの数をあ
る程度まで減少させることができる。記憶装置アレイ15
0は「ソフト」エラーをより受けやすい動的構成要素か
ら形成されるので、大容量記憶装置ブロック22（HCSM）
の論理は単一ビット誤り修正と、２つ以上のビットにわ
たる誤り検出とを実行する。このCSMブロックは、論理
誤り検出修正ブロック152を介する誤り検出修正を伴な
って又は伴なわずに6,4,2Mバイトで形成されても良い。

本発明による装置の最上位の階層ネットワークは「領域
ネットワーク」である。これは、システムを構成する様
々な領域（図示される実施例では８つの領域）に自身の
アドレススペースの直接の可視性が与えられず、領域が
信号線15により互いに接続される相互接続装置14を介し
てメッセージにより通信することを特徴とする。以下に
さらに詳細に説明するハードウェア特性によって、それ
らの装置14はネットワークの様々な「マルチプロセッサ
領域」の相互アクセス「透過性」と、転送「インテリジ
ェンス」と、それぞれのメッセージ受信及び処理と、各
領域の「完全独立」動作と、最後に、サイズの大きな高
速データメッセージの効率良い転送を確保するために必
要とされるようなデータ「スループット」とを保証す
る。前述のように、この装置14は領域バス13に接続され
るモノプロセッサモジュールであり、装置14を介する通
信は下記の機能をイネーブルするメッセージにより実行
される。

１）双方の環境におけるプロセス間通信。

２）外部コンピュータ又は別の領域にある周辺装置の使
用。

装置14の相互接続は電気的にはRS-422等の差動プロトコ
ルに基づいており、32ビットにわたり並列構成されるの
が好都合であり、13.5Mバイト／秒までの速度の送信を
実行し、接続される装置14間の物理的距離は100mを越え
る。受信パリティー検査（16ビット語ごとに１ビット）
及びメッセージ検査により接続の信頼性を保証する。

この装置14におけるアドレススペースの制御は領域に関
するP1モジュールのアドレススペース制御と同じであ
る。実際には、記憶スペース及びI/Oスペースに関連す
る第11図（ｃ）及び第11図（ｄ）は、第11図（ａ）及び
第11図（ｂ）をそれぞれ8Mバイトと、32kバイトに二分
割したものに相応する。モノプロセッサ17（P1）と同じ
であるのは、さらに、専用制御レジスタ38″と、専用状
態レジスタ39″と、領域制御レジスタ66″及び局所状態
レジスタ64″と、制御フラグである。割込み構造もモノ
プロセッサモジュール17（P1）におけるのとほぼ同じで
あるが、この場合にはファミリ割込みが省略され、２つ
の領域の間（又はホストと領域の間）の通信に関する割
込みが実行される。

装置14により送信（又は受信）される信号は、チップご
とに５ビットを変換するTTL差分変換受信器ブロック96
及び96′と、TTL差分変換送信器ブロック95及び95′と
によりTTL差分変換される（又はその逆の動作）。

TTL差分変換に先立って、送信されるそれぞれの32ビッ
トデータ項目にブロック107により２つのパリティビッ
ト（16ビットごとに１つ）が割当てられる。入力データ
項目の変換後、パリティ検査ブロック19によりパリティ
検査が実行される。受信中に誤りが検出された場合に
は、誤り割込みが出力接続線110及びハンドシェーク・
制御論理ブロック103を介して接続線の両側に送られ
る。TTL差分信号変換受信器ブロック96の下流側のパイ
プラインブロック97は安定したデータ項目のパリティ検
査をイネーブルする機能と、直接バッファ書込み（パイ
プライン）と比較して肯定応答を予想する機能の２つの
機能を実行する。

出力データRAMバッファブロック98及び入力データRAMバ
ッファブロック99はプロセッサ31″により２つの専用I/
Oポートとして処理され、従って、領域バス13によるア
クセスは不可能である。バッファブロック98及び99に対
するアクセスは厳密なシーケンスに従い、それらのバッ
ファブロックは２つの16ビットポインタ（102（IBC）及
び101（OBC））によりアドレスされる。ハンドシェーク
・制御論理ブロック103（HSCL）は、関連するポート（I
B/OB）がアクセスされるたびに、信号CKIBCを介して増
分するか又は信号CKOBCを介して減分する。プロセッサ3
1″はポインタ101及び102（論理アドレスブロック）の
値を読出し且つリセットし、また、ポインタ101（OBC）
を任意の値にプリセットしても良い。入力データRAMバ
ッファブロック99（IB）の場所０は外部からTCW（以下
にさらに詳細に説明するように、有用な送信情報を含む
送信制御語）で充填され、その後、バッファブロックは
ｎ番目のデータ項目を記憶する場所ｎまで自己増分さ
れ、次に（まず、ポインタ102（IBC）をリセットした後
に）同じ順序でプロセッサにより空状態とされる。出力
データRAMバッファブロック98（OB）は、ｎ番目のデー
タ項目が書込まれる場所０（先にリセットされている）
から始まってプロセッサ31″により充填される。次に、
場所１に（ｎ−１）番目のデータ項目が充填され、その
後、同様にして、バッファブロックの第１のデータ項目
が書込まれる場所ｎ−１に至る。この動作は、プロセッ
サ31″により実行される「逆」アドレッシングによって
局所記憶装置ブロック63″からデータを取出すことによ
り実行される。次に、出力データRAMバッファブロック9
8（OB）の場所ｎにTCWが書込まれる。バッファブロック
98の内容はアクセスごとにポインタ101（OBC）を減分す
ることにより、接続される装置へ転送されるので、デー
タはその接続装置14における入力データRAMバッファブ
ロック99（IB）により正しい順序で受信される。

ハンドシェーク・制御論理ブロック103の論理はプロセ
ッサ31″を領域間送受信の制御から解放する。この論理
は、 １）非常に短い応答時間。

２）START制御を実行するためと、終了信号及び何らか
の誤り信号を受信するためにのみ要求されるプロセッサ
31″の動作との間の最小限の妨害を確保するように、外
部信号線15及びプロセッサ31″とのハンドシェーク信号
を制御する。

ハンドシェーク・制御論理ブロック103の論理は入力部
分と、出力部分の２つの完全に独立した部分に分割さ
れ、それにより、その他の方式でははるかに複雑になる
と考えられる、プロセッサ31″による相互接続制御を伴
なわない全二重完了が可能になる。

ハンドシェーク・制御論理ブロック103に接続される２
つのレジスタ104（ICSR）及び105（OCSR）はプロセッサ
31″により（専用I/Oアドレススペースにおいて）アク
セス可能であり、下記のビットから構成される。

レジスタ104（ICSR）（第９図（ｆ）） レジスタ105（OCSR）（第９図（ｇ）） 次に、本発明によるマルチプロセッサ装置における２つ
の領域10の間の通信に関するプロトコルを詳細に説明す
る。

いずれか１つのプロセッサ（モノプロセッサモジュール
17（P1）、マルチプロセッサモジュール18（PN）又はシ
ステムの他のいずれかのモジュールのプロセッサ）から
のメッセージは、オペレーティングシステムにより提供
されるいくつかの方式を使用して別の領域のプロセッサ
へ転送されるが、いずれの場合にも、これには最高で７
つまでの段階がある。

１）メッセージ（バッファ）が専用記憶装置（34,34′,
34″）である場合、そのメッセージを、アクセス可能な
局所領域記憶装置ブロック（63,63′,63″）があればそ
のブロックヘ転送し、アクセス不可能であれば局所ファ
ミリ記憶装置ブロックへ転送するのは明らかにプロセッ
サ（31,31′,31″）自体のジョブである。

２）ファミリに「転送元」を有するプロセッサ31′の場
合、ファミリマスタモジュールであるモノプロセッサモ
ジュール17（P1）はメッセージを局所ファミリ記憶装置
ブロック63′から装置14によりアクセス可能な領域局所
記憶装置ブロック63へ転送する。

３）出力データRAMバッファブロック98はその専用I/O
（第11図（ｄ））にあるので、装置14は局所領域記憶装
置ブロック63（又は63″）からこのバッファブロック98
（OB）へメッセージを転送する。

４）メッセージは出力データRAMバッファブロック98か
ら、２つの装置14のハンドシェーク・制御論理ブロック
103（HSCL）により「宛先」領域に接続される他方の装
置14の入力データRAMバッファブロック99（IB）へ転送
される。

５）入力データRAMバッファブロック99（IB）はその専
用I/Oにあるので、「宛先」領域の装置14はメッセージ
をバッファブロック99（IB）から領域エリアへ転送す
る。

６）ファミリにある「宛先」プロセッサ31′の場合、フ
ァミリマスタモジュールであるモノプロセッサモジュー
ル17（P1）はメッセージを領域からファミリエリアへ転
送する。

７）メッセージが専用エリアを目的とする場合、メッセ
ージを局所領域又はファミリエリアから転送するのは明
らかに「宛先」プロセッサのジョブである。

転送段階１及び７は単一のプロセッサ31,31′,31″によ
り制御される簡単なMOVE命令である。

通信オペレーティングシステムにより制御される転送段
階2,3,5及び６に先立って、ファミリマスタモジュール
であるモノプロセッサモジュール17にはその領域制御レ
ジスタ及び局所状態レジスタ（66及び64）への書込みに
より情報が与えられ、それにより、このモジュール17
に、モジュール17を転送を実行するようにイネーブルす
るパラメータによって「交換要求」割込みが発生され
る。

次に、２つの装置14（IRCU）がシステムの２つの領域10
にある場合の転送段階3,4及び５に関して説明する。

１）出力データRAMバッファブロック98（OB）が空であ
る（すなわち、レジスタ105（OCSR）のSTARTビット２＝
０）ことを確認するための検査が実行される。空でない
場合は、先行する動作の完了時に発生された関連割込み
は待機状態となる。

２）出力データRAMバッファブロック98（OB）は充填さ
れる。すなわち、メッセージは「逆」モードで局所領域
記憶装置ブロック63又は63′から専用I/Oポートへ転送
され、さらに、メッセージ開始時に、送信の種類を指示
する32ビット制御語である送信制御語（TCW）が付加さ
れる。送信の種類は次の通りである。

−最上位ビット1:TCWのみから構成される送信； −最上位ビット0:TCWを除いて、倍長語で表わされる長
さがTCWの中に含まれているメッセージの送信。これ
は、また、受信後にビット値をポインタ102（IBC）の内
容と比較することにより、故障制御の機能も果たす。

３）これは２地点全二重接続であるので、マスター権利
に関する問題は起こらない。送信メッセージは任意の時
点でSTARTフラグを動作させることによりいずれか一方
の方向へ送信されれば良い。

４）送信は、「宛先」装置14の入力データRAMバッファ
ブロック98（IB）が先の送信によりまだ空になっていな
かった場合のバッファブロック98（IB）に関する待機を
含めて、２つの装置14のハンドシェーク・制御論理ブロ
ック103（HSCL）により完全に制御される。送信終了時
に、送信側のハンドシェーク・制御論理ブロック103（H
SCL）は「転送元」の装置14のプロセッサ31″に割込み
を送信することによりSTARTフラグを非動作状態とし、
受信側のハンドシェーク・制御論理ブロック103（HSC
L）は「宛先」装置14のプロセッサ31″に割込みを送信
することによりIBFをセットする。

５）ソフトウェア動作手順の中で、「転送元」プロセッ
サ31″は： １）OPTYE（レジスタ105（OCSR））を検査する。すなわ
ち、その割込みが送信終了割込みであってパリティ誤り
ではないことを検査する； ２）ハードウェア減分されたOBポインタ101がマイナス
１に等しいことを検査する；ポインタ101（OBC）のゼロ
交差点は実際には正確な送信終了時を指示する； ３）ポインタ101（OBC）をリセットする。

６）ソフトウェア動作手順の中で、「宛先」プロセッサ
31″は： １）IPTYE（レジスタ104（ICSR）を検査する。すなわ
ち、その割込みが送信終了割込みであってパリティ誤り
ではないことを検査する； ２）ポインタ102（IBC）の内容を減分し且つセーブす
る。ポインタ102（IBC）の値は受信された倍長語（TCW
を除く）の数を指示する； ３）ポインタ102（IBC）をリセットする。

４）入力データRAMバッファブロック99（IB）を読出
す。ポインタ102（IBC）は場所Ｏを指示するので、読出
される値はTCWである。TCWの最上位ビットが０である場
合、「宛先」プロセッサ31″は： １）TCWがポインタ102からセーブされた値と等しいか否
かを検査する；等しくなければ、それは送信の誤りを指
示する。

２）入力データRAMバッファブロック99（IB）を空に
し、その内容を局所領域記憶装置ブロック63″（16ビッ
ト又は32ビットで動作する）へ転送し、おそらくは領域
マスタモジュールであるモノプロセッサモジュール17
（P1）にも通知する； ３）受信続行のためにポインタ102（IBC）をリセットす
る； ４）IBF（レジスタ104（ICSR））をリセットし、接続さ
れる装置14のハンドシェーク・制御論理ブロック103（H
SCL）に入力データRAMバッファブロック99（IB）が利用
可能であることを通知する。

これに対し、TCWの最上位ビットが１である場合は、
「宛先」プロセッサ31″は： １）ポインタ102（IBC）からセーブされた値が０に等し
いか否かを検査する；等しくなければ、それは送信の誤
りを指示する； ２）ポインタ102（IBC）をリセットする； ３）IBFをリセットする。

先に第１図に関連して述べたように、特殊領域10′と外
部（ホスト）コンピュータ16との通信には、特殊領域1
0′の相互接続装置14及び外部コンピュータ16の特殊ハ
ードウェア（TTL差分信号変換ブロック115,インタフェ
ースモジュール116）を使用する必要がある。このハー
ドウェアは、本発明による装置の要求に十分に対応する
スループットを備えたチャネルであれば、外部コンピュ
ータ16のメーカーにより提供される標準形DMAチャネル
を採用するものであっても良い。図示される実施例にお
いては、このハードウェアはデジタルDR11Wモジュール1
16（並列16ビットユーザー入出力部を有する標準形DMA,
全二重インタフェース）と、下記の機能を実行するTDC
モジュール115（TTL/差分変換器）とから構成される。

１）標準スループットを向上するために、特殊領域10′
と外部コンピュータ16との半二重又は全二重接続を可能
にする（１つ又は２つの並列接続インタフェースモジュ
ール116を使用する）； ２）接続長さを増す（10mから100mを越えるほどに）増
すために、TTLからの信号（モジュール116）を差分信号
に（装置14）電気的に変換する； ３）両方向のパリティ検査／発生を制御する； ４）標準プロトコルを外部コンピュータ16の側と、特殊
領域10′の側の双方で採用できるようにするために、ハ
ンドシェーク・制御論理ブロック103のハンドシェーク
論理及びデータの並列性（インタフェースモジュール11
6で16,装置14では32）を適応させる。

その結果、ユーザーに最大限の透過性が与えられ、２つ
の領域10の間又は外部コンピュータ16と特殊領域10′と
の間の送信と受信に論理上の相違はなくなる。

２つの装置14の接続と比較して、装置14と外部コンピュ
ータ16との接続にはいくつかの相違点がある。

１）転送は、まず最初に外部コンピュータ16からの16ビ
ットデータを「パックする」ことにより、32ビットで実
行される。

２）交換サイクルは、２つの装置14の接続の場合の１語
当たり0.15マイクロ秒から、装置14と、TTL差分信号変
換モジュール115と、インタフェースモジュール116との
接続の場合の3.3〜6.3マイクロ秒に延長される。

３）外部コンピュータ16接続の場合、メッセージの転送
には１つのみでなく、複数の動作プログラム呼出しが要
求される。実際には、外部コンピュータ16において、命
令送信後、DMAを開始する前に受入れ割込みが受信され
なければならない。装置14においては、受入れ待機及び
交換は前述のようにハンドシェーク・制御論理ブロック
103によりハードウェア制御される。従って、特殊領域1
0′と外部コンピュータ16との間の通信チャネルのスル
ープットは２つの領域10の間の通信の場合より劣るが、
共に従来のスループットに比べて相当に改善されてい
る。

本発明のオペレーティングシステムはリアルタイムサー
ビス用として特別に設計された汎用核により制御されて
も良い。この核に、通常のオペレーティングシステムサ
ービスを含む層をさらに重ねても良い。それらの連続す
る層はモジューラ構造であり、下方の層により供給され
る機能についてのみ動作する。従って、層構造を要求さ
れるレベルに制限することにより、プロセッサにおける
オペレーティングシステムの「インテリジェンス」レベ
ルを選択することができる。

本発明によるシステムの図示実施例は相互に接続される
８つの領域10を有し、各領域は32のファミリ11を含み、
各ファミリは１つのモノプロセッサモジュール17（P1）
と、32個のマルチプロセッサモジュール18（PN）とを含
み、各マルチプロセッサモジュール18（PN）は３つのプ
ロセッサ31′を含むので、プロセッサの総数は24064と
なる。

前述のように、本発明による装置は、転送を直接管理す
るプロセッサ31,31′,31″の（16ビットの）語サイズを
越えることによりデータ交換スループットを向上させる
という目的のために、１つのモジュールの局所記憶装置
ブロックと、外部のファミリ及び／又は領域に属するモ
ジュールの局所記憶装置ブロックとの間で32ビット並列
データ転送を実行する。

第８図は、局所記憶装置ブロック63がどのように実現さ
れるかを示す特定の一実施例である。局所バス51のアド
レス部351（０から23）はアドレスシフタブロック250を
介して局所アドレスバス249（０から23）と通信し、局
所アドレスバス249は完全な局所バス51を介してファミ
リインタフェースブロック54及び領域インタフェースブ
ロック57（第６図（Ａ）及び第６図（Ｂ）に示す）に接
続されると共に、以下にさらに詳細に説明する他のブロ
ックに接続される。アドレスシフタブロック250は、専
用制御レジスタ38（第９図（ａ）の倍長語フラグDWによ
り制御される信号251（以下にさらに詳細に説明するブ
ロック256へも送られる）により制御される。この信号2
51は、以下にさらに詳細に説明するように、倍長語交換
におけるアドレスの「再構成」を実行する。局所アドレ
スバス249は、局所アービトレーションブロック48の論
理回路により供給されるストローブ信号254（STLMA）に
より制御されるラッチブロック253に接続される。この
ラッチブロックは最初の２つのアドレスビット（0,1）
をアクセス論理ブロック256に供給すると共に、局所RAM
記憶装置ブロック63を「垂直方向に」共用し且つ局所バ
ス51の部分261の４つの信号線群（それぞれ、０〜7,8〜
15,16〜23,24〜31）に配列される４つの４バイト幅記憶
バンク257,258,259,260にその他のビット（２から14）
を供給する。局所バスのこの部分261はデータ線を含
み、完全な局所バス51を介してインタフェースブロック
54及び57に接続されるのに加え、入力ラッチ263及び出
力ラッチ264を介して局所バス51の部分262にも接続され
る。この部分262はプロセッサ31と（16ビット）データ
を交換する。記憶バンク257,258,259,260は、以下にさ
らに詳細に説明するように16ビット語と32ビット語の双
方の記憶装置として可視性を有するように構成される。
局所バスの部分261は32ビットで構成される。それぞれ
の記憶バンク257,258,259,260は「水平方向に」それぞ
れ４つのチップから成る８つのチップ群に分割され、様
々なバンクの同じチップ群に対して共通選択指令（CS1,
…,CS8）が与えられる。従って、各チップ群は32ビット
のサイズであり、各チップ群のそれぞれのチップは、明
らかに、前述の４バイト幅記憶バンクの中の１つの一部
をも形成する。アクセス論理ブロック256はプロセッサ3
1から制御信号線266を介して送られる制御信号と、ラッ
チブロック253からのアドレス線のビット０及び１と、
局所アドレスバス249のビット15,16及び23とを受信し；
アドレスビット０及び１の状態に従って、それぞれの記
憶バンク257,258,259及び260に対する４つの書込み指令
（WR1…WR4）と、記憶バンク257及び258に対する読出し
指令（OE1）並びに記憶バンク259及び260に対する読出
し指令（OE2）の２つの読出し指令とを供給すると共
に；アドレスビット15,16及び23の状態に従って、256K
バイト記憶装置の場合は選択指令（CS1…CS8）を供給す
る。アドレスビット23は復号中に最上位セレクタとして
使用されて、領域アクセスの場合は局所記憶装置ブロッ
ク63の最初のユニット、ファミリアクセスの場合には第
２のユニットに対するアクセスを常にイネーブルする。
それらのユニットは選択指令（CS1,…,CS8）により選択
される。最後に、アクセス論理ブロック256はパーキン
グレジスタ271に対してイネーブル信号270を供給する。
パーキングレジスタ271は局所バスの部分261のビット16
から31を受信し、以下にさらに詳細に説明するようにそ
れらのビットをバス部分261に戻すこともある。このパ
ーキングレジスタ271は、プロセッサ31（16ビットの場
合）が物理的に32ビットのアクセスを処理できないとき
に、これを補償するために必要である。

記憶装置が32ビット構成であるにもかかわらず、通常の
16ビットアクセスでも可能にするためにスワッピングブ
ロック272がさらに設けられる。従って、このスワッピ
ングブロック272は０〜15ビットデータと、16〜31ビッ
トデータとをそれぞれ局所バスの部分261とスワップす
るための２つの信号線群273,274を有する。

従って、所定のアドレス（バイト又は語）へのアクセス
は、まず、その場所を含むエリアを区別する大域アドレ
ス復号ブロック47により可能になる。アドレスビット０
及び１に従って、アクセス論理ブロック256は１つの記
憶バンク（バイトアクセス）又は１対の記憶バンク（語
アクセス）を限定するか、あるいは４つの記憶バンク全
て（倍長語アクセス）を選択する。残るアドレス線は選
択されたバンクの内部の場所を規定する。

局所記憶装置ブロック63を512Kバイト及び1024Kバイト
に拡張するために、局所アドレスバス249のビット17及
び18はアドレッシングのために使用される。512Kバイト
記憶装置の場合、アクセス論理ブロック256はビット16,
17及び23の状態を考慮に入れ、単一のチップが信号線２
から15によりアドレスされる。1Mバイト記憶装置の場合
は、アクセス論理ブロック256はビット17,18及び23を使
用し、単一のチップが信号線２から16によりアドレスさ
れる。これは、アクセス論理ブロック256及び関連接続
線を適切に「個人化」することにより実行される。

前述のように、モノプロセッサモジュール17（P1）の局
所RAM記憶装置ブロック63はこのモジュール17（P1）の
プロセッサ31と、このモジュール17（P1）が接続される
ファミリバス及び領域バスにあるモジュールとによりア
クセス可能である。

あらゆる場合に、単一バイト及び単一語の転送が実行さ
れる。

システムモジュールの１つにあるプロセッサ31,31′,3
1″によりアクセスが制御されるとき、データ及びアド
レスはそれぞれプロセッサ自身により交換され、発生さ
れる。モノプロセッサモジュール17（P1）は、プロセッ
サ31により制御される交換において局所バス51にある内
部プロセッサ31のマスター権利を確保する局所アービト
レーションブロック48を含む。

アクセス論理ブロック256はプロセッサ31により発生さ
れる指令に従って読出し指令及び書込み指令（OE1〜2,W
R1〜４）を発生する。

以下にさらに詳細に説明するように、スワッピングブロ
ック272は、プロセッサ31に局所RAM記憶装置ブロック63
の完全な可視性が与えられるように保証する。

外部モジュールにより制御されるアクセスの場合も、局
所バス15にあるモノプロセッサモジュール17（P1）の外
部マスター権利（この場合、送信中は「スレーブ」）を
確保するのは局所アービトレーションブロック48であ
る。単一バイト又は単一語の交換のために、外部モジュ
ールは適切な局所バスの部分261に含まれるデータ線の
データをアドレスビット０及び１に従って配列する。

アクセス論理ブロック256は関連する外部の（ファミ
リ）バス12又は（領域）バス13のインタフェースブロッ
ク54又は57により発生される指令と、アドレスビット０
及び１とに従って読出し指令又は書込み指令（OE1〜2,W
R1〜４）を発生する。倍長語の交換の場合は、「マス
タ」である外部モジュールは、スレーブモジュールの局
所バスの部分261と通信するファミリバス12又は領域バ
ス13のデータ線を介する交換のために倍長語を配列（又
は受信）する。アクセス論理ブロック256は外部バスイ
ンタフェースにより発生される指令に従って、全ての読
出し又は書込み制御信号を同時に発生する。

前述のように、本発明の１つの特徴によれば、プロセッ
サは、MOVS（記憶装置間）命令によって全ての市販のマ
イクロプロセッサに適用できる特殊な手順を使用して、
領域及びファミリに属するモジュールの局所記憶装置ブ
ロック（当然のことながら、プロセッサ自身の記憶装置
をも含む）の間で倍長語転送を実行しても良い。通常の
動作モードでは、この手順はｎ個の語を開始アドレステ
ーブル（s,転送元）から開始アドレステーブル（d,宛
先）へ転送する。80286プロセッサを使用する図示実施
例においては、これは、プロセッサの下記のワークレジ
スタをまず初期設定した後にMOVE STRING命令を実行す
ることにより実行される。

−DS:（SI），転送元テーブル（転送元テーブルポイン
タ）の開始アドレスを記憶している記憶セグメントを記
述する記述子を含む； −ES:（DI），宛先テーブル（宛先テーブルポインタ）
の開始アドレスを記憶している記憶セグメントを記述す
る記述子を含む。以下にさらに詳細に説明するように、
倍長語転送の場合、この開始アドレスは実際の開始アド
レスの半分でなければならない。

−CX,交換すべき語数の半分を含む。

簡単にいえば、プロセッサは「転送元」開始アドレスに
ある語を読出し；その語を「宛先」開始アドレスに書込
み；交換カウンタとして使用されるレジスタCXを減分
し；転送元テーブルポインタ及び宛先テーブルポインタ
を２だけ増分することにより、MOVS命令を実行する。プ
ロセッサはこのようにして形成される新しい転送元アド
レス及び宛先アドレスにおける読出し動作及び書込み動
作を繰返し、交換カウンタがゼロとなった時点でそれら
の動作を終了し、ｎ個の語から成るテーブル全体が転送
され終わったことを指示する。

本発明の１つの特徴によれば、同じ動作を半数の語転送
に関して実行しても良い。これを実行するために、倍長
後の転送の場合、プロセッサは１回の読出し−書込み動
作を終了するたびにアドレスポインタを（２ではなく）
４ずつ増分することができなければならないと考えられ
る。しかしながら、プロセッサ80286はこのような機能
を備えていないので、MOVS命令を実際の半分のサイズの
転送元アドレス及び宛先アドレスによって初期設定し、
次にそれらのアドレスをアドレスシフタブロック250に
より再構成する。倍長語MOVS命令を実行する前に、専用
制御レジスタ38のDW（倍長語）フラグはアドレスシフタ
ブロック250を選択する指令信号251を発生するために動
作状態とされなければならない。アドレスシフタブロッ
クは、そこで、アドレスを左方向へシフトし（２倍乗
算）と、実際の開始アドレスの半減を回復させる。この
動作により、アクセスのたびに、それに続いてプロセッ
サ31は自身のポインタを２だけ増分し、局所記憶装置ブ
ロック63に供給される実際のアドレスは４だけ増分され
る。

記憶装置間データ転送のマスタである16ビットプロセッ
サが所定の１つの倍長語を読出すときに、記憶バンク25
7及び258の２つの語（データ線０〜15に関連する偶数語
である）の一方のみを収集することは自明である。16ビ
ット記憶バンク259及び260からの奇数語は局所バスの部
分261のデータ線15〜31を介してパーキングレジスタ271
に記憶される。従って、倍長語読出しサイクルにおいて
は、パーキングレジスタ271に関して読出し指令OE1〜２
と、イネーブル指令信号270の双方が発生される。続く
書込みサイクルにおいて、偶数語はプロセッサにより局
所バス部分261のデータ線０から15にのせられ、奇数語
はパーキングレジスタ271により局所バス部分261のデー
タ線16から31にのせられ、４つの宛先記憶装置書込み指
令（WR1…WR4）は同時に発生される。

簡単にいえば、上述の構造（第８図）において採用され
る倍長語転送手順は下記の各段階から構成される。

−プロセッサのレジスタCX（交換カウンタ）を転送すべ
き語数の半分で初期設定する； −ポインタレジスタ（DS:（SI）,ES:（DI））を転送元
アドレス及び宛先アドレスの半分で初期設定する； −専用制御レジスタ38のDWフラグを動作状態とする； −MOVS命令を実行する； −MOVS命令の実行終了時にDWフラグを非動作状態とす
る。

通常、80286形プロセッサに関して実行される局所記憶
装置ブロック63に対する単一バイトアクセス及び単一語
アクセスは、明らかに、常に本発明の１つの特徴による
可能な倍長語アクセスと関連して許容されなければなら
ない。局所バスの16ビットデータバス部分262はプロセ
ッサ31から、プロセッサ31によるモノプロセッサモジュ
ール17の局所記憶装置ブロック63へのバイトアクセス又
は語アクセスの間（及び外部アクセスの間）にデータ線
０〜15を局所バスの32ビットデータバス部分261のデー
タ線16〜31に接続するスワッピングブロック272を介し
てこのデータバス部分261と正確に通信する。しかしな
がら、スワッピングブロック272は倍長語転送中は動作
されない。

単一バイト書込み動作中、このスワッピングブロック27
2によって、交換を制御する「マスタ」は書込みデータ
項目を局所バス部分261の下記のデータ線に供給する。

−アドレスビット０及び１が共にＬである場合（偶数語
の偶数バイト）はデータ線０から7;アクセス論理ブロッ
ク256は第１のRAM記憶バンク257に関連するWR1を発生す
る； −アドレスビット０＝Ｈ、アドレスビット１＝Ｌの場合
（偶数語の奇数バイト）はデータ線８から15;第２のRAM
記憶バンク258に関連するWR2が発生される； −アドレスビット０＝Ｌ、アドレスビット１＝Ｈの場合
（奇数語の偶数バイト）はデータ線16から23;第３のRAM
記憶バンク259に関連するWR3が発生される（スワッピン
グブロック272が動作される）； −アドレスビット０及び１が共にＨである場合（奇数語
の奇数バイト）はデータ線24から31;第４のRAM記憶バン
ク260に関連するWR4が発生される（スワッピングブロッ
ク272が動作される）。

単一語書込み動作中、「マスタ」は書込みデータ項目を
下記のデータ線に供給する。

−アドレスビット１がＬの場合（偶数語）はデータ線０
から15;アクセス論理ブロック256は第１のRAM記憶バン
ク257及び第２のRAM記憶バンク258に関連するWR1及びWR
2を発生する； −アドレスビット１がＨである場合（奇数語）はデータ
線16から31;その他のRAM記憶バンク259及び260に関連す
るWR3及びWR4が発生される（スワッピングブロック272
が動作される）。

読出し動作中は、 −アドレスビット１がＬである場合、RAM記憶バンク257
及び258はデータ項目を局所バス部分261のデータ線０か
ら15に供給する。アクセス論理ブロック256は３状態出
力をイネーブル動作させ、偶数語全体が交換マスタに対
して利用可能な状態となる。単一バイトアクセスの場
合、マスタのプロセッサはアドレスビット０により選択
されたバイト（アドレスビット０＝Ｌの場合はデータ線
０〜７にあり、アドレスビット０＝Ｈの場合はデータ線
８〜15にある）を考慮する。

−アドレスビット１＝Ｈの場合はRAM記憶バンク259及び
260はデータ項目を局所バス部分261のデータ線16から31
に供給する。この場合、３状態出力OE2がイネーブル動
作され、奇数語全体が交換マスタに対して利用可能な状
態となり、スワッピングブロック272が動作される。単
一バイトアクセスの場合、マスタのプロセッサ31は前述
のようにアドレスビット０により選択されたバイトを考
慮する。

単一バイト又は単一語の交換を実行するとき、アドレス
シフタブロック250は、交換マスタにより局所アドレス
バス51に供給されるアドレスと、アクセスされている場
所のアドレスとの完全な整合を確保する。

さらに詳細にいえば、モジュールのプロセッサ31により
交換が制御される場合、専用バス32のアドレス線０〜23
と、局所バス51のアドレス線０〜23と、局所アドレスバ
ス249のアドレス線０〜23と、ラッチブロック253により
供給を受けるアドレス線０〜16との間に1:1の整合が成
立っている。バイト交換及び語交換は、アドレスシフタ
ブロック250を透過モードにセットアップするために、D
Wフラグを非動作状態として実行されなければならな
い。

本発明の１つの特徴によれば、マルチプロセッサ環境に
おける所定の１組のデータの割込み待機時間と、交換時
間の双方を予測することを可能にする独自の特徴を形成
するために、トークン通過及びスナップショットの２つ
の方式を組合せている。

トークン通過はループアーキテクチャで使用され、シス
テムの様々な装置の間で、ホルダに所定の動作を実行す
る許可を与えるトークンを通過させることである。シス
テムバス資源を共用するｎ個の構成要素（マスタ）の中
の１つにその資源の利用許可を与えるスナップショット
アービトレーション方式は、いずれか１つの構成要素に
より行なわれるアクセス要求のたびにこのバス資源を要
求するアプリカントのスナップショットを取ることから
成る。このスナップショットの中で、バスは「ディジー
チェーン」シーケンスにより全ての要求発生構成要素に
割当てられる。

別のスナップショットは、バスが先のスナップショット
で全ての構成要素に割当てられた後にのみ取られる。

上述の特徴は本発明によるマルチプロセッサ装置におい
て、バスに接続されるマスタの中の唯一つに所定のスナ
ップショットの中で大量のデータの転送を要求すること
に対する許可を与えるために採用される。この転送は
「ロックバースト」モードで実行される。（しかしなが
ら、同じバスにあるマスタの総数をｎとしたとき、同じ
スナップショットがｎ個の単一アクセス要求マスターを
含んでいても良い。） 従って、システム全体について、ロックバーストモード
で送信されるべき個々のメッセージの最大サイズをあら
かじめ決定することにより（要求されるデータセットが
送信され終わるまで、マスタはバスの占有を保持す
る）、バスに対するアクセスの要求とその受諾との間に
介在しうる待機時間をかなり正確に推定することができ
る。最悪の場合、この時間はt₁＋〔（ｎ−１）・t₂）〕
と等しくなる。ただし、式中、 t₁はロックバーストモードでの交換に必要であり、シス
テムパラメータとして規定されても良い時間； t₂は１回の交換に必要な時間； 〔（ｎ−１）・t₂）〕はt₁に関連して無視して良い時
間；「ｎ」はマスタモジュールの総数。

マルチプロセッサシステムにおいてこの待機時間を予測
できるということは、様々なリアルタイムの問題の解決
にシステムをどの程度まで適用しうるかを評価する上で
きわめて重要である。

さらに、本発明によれば、ロックバーストモードの交換
を実行するためにバスに対するアクセスを待機している
マスタはトークン通過メカニズムからの受諾を待機する
間に、他の何らかの内部プロセスについて動作すること
ができる。そのため、問題となる用途には不可欠な高い
効率が得られ、実現に要するコストも非常に低い。

次に、上述の特徴の一実施例を詳細に説明する。２つの
（ファミリ及び領域）システムバスについて同じ構造が
採用される。ファミリバスの構造は第10図に示される。
第10図は関連するブロックにのみ限られており、その説
明は領域バスにも適用される。

ファミリバス12に接続されるモノプロセッサモジュール
17及びマルチプロセッサモジュール18は「ディジーチェ
ーン」形態に配置される。モノプロセッサモジュール17
（P1）はファミリの中の「リーダー」モジュールであ
り、従って、 −ファミリバス12の第１のスロットに配置され； −ファミリインタフェースブロック54の論理制御ブロッ
ク85の専用論理を介してファミリトークン通過方式の初
期設定を実行し； −以下にさらに詳細に説明するようにスナップショット
回路を形成し、FACKI信号を介して論理ブロック82を制
御するブロック299を含む。

それぞれのモジュール17及び18はトークン通過方式を実
現するために必要な装置を含み、それらの装置は、タイ
マブロック40又は40′のタイマにそれぞれ接続される論
理制御ブロック85又は85′から構成される。各論理制御
ブロック85又は85′は、ファミリバス12を介して（入力
信号FSTIとして）次のモジュールの論理制御ブロック8
5′へ送られる出力信号FSTOを供給する。ループ構造は
最終マルチプロセッサモジュール18のFSTO出力端子を第
１のモノプロセッサモジュール17のFSTI入力端子に接続
することにより形成される。

タイマブロック40又は40′のタイマはトークン受信に続
いて、ロックバーストモードの交換の開始又はブッキン
グ実行のために、モジュール17又は18に許される時間間
隔を発生する。プロセッサ31又は31′はタイマブロック
40又は40′の状態を読出すために直接アクセスを実行す
ることができる。

論理制御ブロック85又は85′は下記の機能を実行する。

−能動状態のFSTIパルスはタイマブロック40又は40′を
カウントイネーブルし、プロセッサ31又は31′へ割込み
信号を送信し、プロセッサは専用制御レジスタ38又は3
8′のSTOPF信号によってタイマブロック40又は40′のカ
ウントをロック又は解放する。

−カウント完了時に、論理制御ブロック85又は85′はタ
イマブロック40又は40′をディスエーブルし、トークン
を次のモジュールへ通過させるためにFSTOパルスを送り
出す。

−論理制御ブロック85の専用論理を介して、モノプロセ
ッサモジュール17（P1）のプロセッサ31はトークン通過
機能を初期設定することができる。

各論理ブロック82又は82′はファミリバス12にFPREN
（ファミリブッキング）信号を供給しても良く、このFP
REN信号はモノプロセッサモジュール17（P1）のブロッ
ク299へ送られる。このブロック299は、同様にファミリ
バス12を介してモジュール17及び18の論理ブロック82又
は82′へ送られるFFRZロック信号を発生する。最後に、
各論理ブロック82又は82′は、FACKI信号として次のモ
ジュールの論理ブロック82′へ送られるFACKO出力信号
を供給する。

FPRENはアービトレーションシーケンススナップショッ
トにおいてファミリバス12の各モジュールにより供給さ
れるオープンコレクタ信号である。FPREN信号の最初の
ハイ−ロー遷移はモノプロセッサモジュール17（P1）の
スナップショット回路ブロック299における待機サイク
ルを開始させる。

FFRZ信号はモノプロセッサモジュール17（P1）のスナッ
プショット回路ブロック299により発生され、待機サイ
クルの終了時にさらにブッキングが実行されるのを阻止
するために、ファミリモジュールがファミリバス12に対
するアクセスをブックして良い待機期間の終了時に動作
状態とされる。

各論理ブロック82又は82′のアービトレーション論理
は、モジュールがバスへのアクセスを終了した後、又は
割当てられたブッキング時間の中でバスアクセス要求が
なされなかった場合に、FACKO肯定応答信号を次のモジ
ュールへ送信させる（FACKOはハイ状態に切替えられ
る）。

次に、本発明により提供される特徴の動作をさらに詳細
に説明する。

ロックバーストモードの交換を実行するために、モノプ
ロセッサモジュール17（P1）のプロセッサ31は、まず、
（以下にさらに詳細に説明する係数に従って）タイマブ
ロック40を所定の値にセットしなければならない。「上
流側」のモジュールはFSTI入力パルスをモノプロセッサ
モジュール17（P1）の論理制御ブロック85に供給するこ
とによりP1モジュール17にトークンを通過させ、前述の
ように、その結果、 −ロックバーストモードの交換が実行可能であることを
指示するために、プロセッサ31に割込み信号が送られ； −タイマブロック40の解放により、プロセッサ31により
プログラムされた値からのカウントが開始される；この
値は、P1モジュールが割込み信号の受信に続いてロック
バーストモードの交換を実行すべきか否かを決定するこ
とができる時間間隔を決定する。

割込み手順の間、プロセッサ31は、カウントが終了され
且つFSTO信号が次のモジュールへ送られるのを阻止する
ように、タイマブロック40のカウントをロックする。し
かしながら、カウントをロックするのに先立って、プロ
セッサ31はタイマブロック40の状態を読出す。読出した
状態が（あいまいな動作を阻止するための）所定の最小
閾値を越えていれば、プロセッサ31はタイマブロックを
ロックし、ロックバーストサイクルの実行を開始する。
このサイクルの完了時に、プロセッサ31はタイマブロッ
ク40を解放して、カウントを完了する。カウント完了時
にタイマブロック40はディスエーブルされ、トークンパ
ルスは次のモジュールに供給される。

バスにあるモジュールのトークン通過構造のタイマブロ
ック40又は40′は通常は低い値にセットされ、トークン
割込みはマスクされる。これは、モジュールのプロセッ
サ31が前述のロックバーストモードの交換という特徴を
利用しようとするときにのみ、そのプロセッサにより変
更される。その場合、プロセッサ31又は31′はタイマブ
ロック40又は40′を通常は上述のカウントの中でトーク
ン割込みをサービスすることができるようにする値にセ
ットし、その後、トークン割込みをイネーブルするよう
に動作する。

ロックバーストモードの交換を実行しようとしていない
モジュールにトークンが供給された場合、そのモジュー
ルのプロセッサ31に送られた割込みは（マスクされてい
るために）無効であり、タイマブロック40はプログラム
された最小のカウントを完了し、トークンは迅速に次の
モジュールへ移行される。

ファミリバス12の全てのマルチプロセッサモジュール18
がそれぞれのタイマブロック40′を最小のマスクされた
トークン通過割込みにプログラムした後、システムはモ
ノプロセッサモジュール17（P1）により初期設定され
る。この時点で、論理制御ブロック85の専用論理を介し
て、モノプロセッサモジュール17のプロセッサ31は第１
のパルスをモジュール17のトークン通過構造に供給し、
その結果、ファミリバス12におけるトークンの通過が初
期設定される。

前述のように、スナップショット方式は、いずれか１つ
の構成要素によりバスアクセス要求が行なわれるたびに
バス資源を要求するアプリカントのスナップショットを
取ることにある。この特定の場合においては、ファミリ
バス12の１つのモジュールがバス（別のファミリモジュ
ールの記憶装置又はI/Oに対するアクセスを得るため
に）へのアクセスを選択するたびに、モジュールの論理
ブロック82又は82′はモノプロセッサモジュール17（P
1）のブロック299に対して要求を発生する。このブロッ
ク299は、最初の要求を受取ると待機サイクルを開始す
る。待機サイクル中はその他のファミリモジュール18も
同様の要求を発生することが許され、サイクル終了時
に、ファミリバス12に対するそれ以上のアクセス要求は
受入れられなくなる。

換言すれば、この時間間隔の中でのみファミリバスモジ
ュールはブロック299に対する要求（すなわち、ファミ
リバスに対するブックアクセス）を送ることが許され
る。

次に、ファミリバス12はアクセスブッキングを実行する
のに成功した全てのモジュールにデイジーチェーンシー
ケンスで割当てられる。

待機サイクルの終了時に、モノプロセッサモジュール17
のブロック299はファミリバス12の全てのモジュールの
アービトレーションを実行するために論理ブロック82に
関連するデイジチチェーンに肯定応答信号（FACKI）を
送る。

肯定応答信号はアクセスブッキングを実行するのに成功
した全てのモジュールによるファミリバス12の順次獲得
をイネーブルし、リーダーモジュールに物理的に最も近
接するモジュールに優先順位が与えられる。「ブック」
された全てのモジュールにバスへのアクセスが許された
後に、別のアービトレーション動作が実行される。

さらに詳細にいえば、モノプロセッサモジュール17（P
1）の論理ブロック82（他のファミリモジュール18の論
理ブロックと同一）は、下記の条件に適合する場合は、
ファミリバスFPREN信号を動作状態とする。

−モノプロセッサモジュール17のプロセッサ31はファミ
リバス12をアクセスしようとしている； −FFRZ信号は依然として非動作状態であり、モノプロセ
ッサモジュール17（P1）のブロック299が依然としてア
クセスブッキングの実行を許容していることを指示す
る。

このように、FPREN信号は複数のモジュールにより、す
なわち、アービトレーションサイクルの中でバスに対す
るアクセスをブックするように動作する全てのモジュー
ルにより同時に発生されても良い。FPREN信号の最初の
オフ／オン遷移はブロック299の論理を動作状態とし、
ブロック299はFFRZ信号及びFACKI信号を順次動作状態と
する。

FFRZ信号は、動作状態になると、他のモジュールがアク
セスをブッキングすること（及び、従って、FPREN信号
の動作に寄与すること）を阻止する。FACKI信号は、ま
ず、モノプロセッサモジュール17（P1）の論理ブロック
82へ送られる。

モノプロセッサモジュール17（P1）のプロセッサ31もブ
ッキングに成功した場合、モジュール17（P1）からの要
求は第１にサービスされるべき要求であり、P1モジュー
ルのプロセッサ31が外部アクセスを完了するまで、P1モ
ジュールの論理ブロック82のFACKO出力は非動作状態の
ままである（従って、肯定応答信号の発生を阻止す
る）。外部アクセス完了の時点で、P1モジュールは（FA
CKO信号を動作状態とすることにより）肯定応答信号の
発生を許し、FPREN信号の動作に対する自身の寄与を停
止する。次に、ファミリバス12は優先順位の低いマルチ
プロセッサモジュール18（P1モジュールから物理的に最
も遠いもの）に順次割当てられる。最後のブックされた
モジュール18がファミリバス12に対するアクセスを完了
した後にFPREN信号は非動作状態とされ、その結果、P1
モジュールのブロック299は非動作状態となり且つFFRZ
信号及びFACKI信号は排除されるので、別のアービトレ
ーション動作の準備が完了する。

本発明によるマルチプロセッサ装置の利点は以上の説明
から明白であろう。さらに詳細にいえば、５つの階層レ
ベル（専用、局所、ファミリ、領域及び領域ネットワー
ク）に基づくシステムのアーキテクチャは、数千にも及
ぶ最終世代マイクロプロセッサとの共動と併せて、きわ
めて広範囲にわたる構成を効率良く制御するので、従来
のマルチプロセッサシステムと比較して演算能力に相当
の改善を見ることができる。各レベルに独自のハードウ
ェア及びソフトウェアを与えることにより、マルチプロ
セッサシステムには不可欠である、各レベルにおける独
立処理と、異なるレベルの間の効率の良い動作の２つの
特徴が得られる。本発明によるシステムは、実際には、
マルチプロセッサモード（共通通信回線に対する直接ア
クセスを伴ない、従って、大域記憶装置の直接可視性を
有する）と；様々なマルチプロセッサ部分（領域）の間
又は可能であれば補助（ホスト）コンピュータの各部分
との間のメッセージ交換を伴なうマルチコンピュータモ
ード（領域ネットワーク）の２つの代表的な多重処理モ
ードのきわめて効率の良い組合せ動作を可能にし、これ
は、様々なマルチプロセッサ部分（領域）の間の接続部
の動作がそれらの部分自身の動作に対して完全に独立し
ていること；関連する様々なモジュールの局所「インテ
リジェンス」；及びそのようなインテリジェンスが提供
するデータ交換スループットによって達成される。

本発明によるマルチプロセッサ装置の別の利点は、記憶
装置共用マルチプロセッサ装置のモジュールの間で通信
回線によるデータ交換が可能であり、そのデータ交換の
並行度が採用されるマルチプロセッサの語サイズの２倍
（おそらくは２倍を越える）であり、従って、データ交
換スループットも同等に向上すると共に、モジュール間
の割込み待機時間及びデータ交換を最小限にし且つ予測
することが可能である点であり、これは、それらの特徴
が既存の基本システムモジュールに機能を追加すること
により実現されるために、システムの追加付属品コスト
も安くて済むごく限定された手段を使用して達成され
る。

最後に、領域バス及びファミリバスに直接接続可能な大
容量記憶装置によりかなり大きな機能上の利点が得られ
る。この記憶装置は各モジュールのアドレッシング限界
を越え;1つのモジュールから別のモジュールへ記憶デー
タを動的に切替え−実質的に無制限の速度でデータ転送
の同等性が保たれる；異なるモジュールに、可能であれ
ば異なるアクセス権利をもって共通するエリアを動的に
形成する。

以上説明し且つ図示したシステムの実施例について本発
明の範囲から逸脱せずに変更を実施しても良いことは当
業者には明白であろう。たとえば、ファミリ11は唯一つ
のモノプロセッサモジュール17（P1）と、いくつかのマ
ルチプロセッサモジュール18（PN）とを具備し、大容量
記憶装置ブロック22又は入出力ブロック23は含んでいな
くても良い。同様に、いくつかの領域10のみを特殊監視
領域10′に接続しても良い。

【図面の簡単な説明】

第１図は、本発明によるマルチプロセッサ装置のブロッ
ク線図、 第２図，第３図，第４図及び第５図は、第１図の装置の
構成要素ブロックのさらに詳細なブロック線図、 第６図（Ａ）及び第６図（Ｂ）は、第２図，第３図及び
第４図のバスをインターフェースするブロックのさらに
詳細なブロック線図、 第７図は、第２図のアービトレーションブロックの動作
ブロック線図、 第８図は、第２図のモジュールに含まれる局所記憶装置
の一実施例のさらに詳細なブロック線図、 第９図は、以下に説明される装置の様々なレジスタの内
容を示す図、 第10図は、共通通信回線に接続される本発明による装置
の複数のモジュールと、様々なモジュールの間の任意通
信を調整する内部ブロック及び信号の略図、及び 第11図（ａ）、第11図（ｂ）、第11図（ｃ）及び第11図
（ｄ）は、本発明による装置の記憶装置ブロック及び入
出力ブロックのアドレスマッピング配列の例を示す略図
である。 （符号の説明） 10……領域、11……ファミリ、12……ファミリバス、13
……領域バス、14……相互接続装置、16……外部コンピ
ュータ、17……モノプロセッサモジュール、18……マル
チプロセッサモジュール、22……大容量記憶装置ブロッ
ク、31,31′,31″……プロセッサ、32,32′,32″……専
用バス、33,33′,33″……コプロセッサ、34,34′,34″
……専用記憶装置、37,37′,37″……専用入出力エリ
ア、38,38′,38″……専用制御レジスタ、39,39′,39″
……専用状態レジスタ、40,40′,40″……タイマブロッ
ク、41,41′,41″……割込み制御ブロック、47,47′,4
7″……大域アドレス復号ブロック、48,48′,48″……
局所アービトレーションブロック、51,51′,51″……局
所バス、54,54′,57,57″……インタフェースブロッ
ク、63,63′,63″……局所RAM記憶装置ブロック、67…
…ファミリ同報通信レジスタ、68……領域同報通信レジ
スタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビルド ルペリーニ イタリー国，16152 ジェノバ，ビア デ ラッチャイオ，37／３ (72)発明者 エンリコ ペッローニ イタリー国，16138 ジェノバ，ビア ベ ルナルディーニ，８チ／19 (72)発明者 フェルナンド ペシェ イタリー国，16153 ジェノバ−セストリ, ビア エッセ．ムスコラ，60／20 (72)発明者 オスバルド プリーゼ イタリー国，16153 ジェノバ−セストリ, ビア ア．サンテリア，192／２ (56)参考文献 特開 昭54−71538（ＪＰ，Ａ)

Claims (27)

【特許請求の範囲】
1. 【請求項１】第１の複数の処理モジュール（17,18）を
   具備し、該処理モジュールはそれぞれ少なくとも１つの
   プロセッサ（31,31′）を含み且つ第１の一群の共通直
   接アクセス通信回線（12）に接続されてファミリとして
   の第１の階層レベルを形成し、該第１の複数の処理モジ
   ュールのそれぞれの第１の処理モジュール（17）は第２
   の一群の共通直接アクセス通信回線（13）に接続されて
   領域としての第２の階層レベルを形成し；共通直接アク
   セス通信回線の第２の群（13）の第２のものはデータ送
   受信手段（14）を介して互いに接続されて領域ネットワ
   ークとしての第３の階層レベルを形成し；該データ送受
   信手段（14）は該処理モジュール（17,18）とは無関係
   に動作をイネーブルするための少なくとも１つのプロセ
   ッサ（31″）を具備し； 該処理モジュール（17,18）のそれぞれは、該プロセッ
   サ（31,31′）のそれぞれに割り当てられるものとし
   て、共通専用レベル通信回線（32,32′）に接続され、
   且つ該処理モジュール（17,18）の局所記憶手段（63,6
   3′）と局所入出力手段とが接続される共通局所レベル
   通信回線（51,51′）からは分離可能である専用記憶手
   段（34,34′）及び専用入出力手段（37,37′）を具備す
   ることを特徴とする多重階層レベルマルチプロセッサ装
   置。
2. 【請求項２】該プロセッサ（31,31″）の少なくとも一
   部のものにコプロセッサ（33,33′）が割り当てられる
   特許請求の範囲第１項に記載の多重階層レベルマルチプ
   ロセッサ装置。
3. 【請求項３】該専用入出力手段（37,37′）はタイミン
   グ手段（40,40′）と、制御レジスタ（38,38′）と、状
   態レジスタ（39,39′）と、割込み信号制御手段（41,4
   1′）とを具備する特許請求の範囲第１項又は第２項に
   記載の多重階層レベルマルチプロセッサ装置。
4. 【請求項４】該第１の一群の共通直接アクセス通信回線
   （12）に接続される該第１の複数の処理モジュールの中
   の該処理モジュール（18）はそれぞれ複数の該プロセッ
   サ（31′）を具備する特許請求の範囲第１項乃至第３項
   のいずれかに記載の多重階層レベルマルチプロセッサ装
   置。
5. 【請求項５】該処理モジュールは、該共通局所レベル通
   信（32）か、又は該第１の（12）又は第２の（13）一群
   の共通直接アクセス通信回線に接続する要求を検出し、
   該通信回線の直接アクセス接続を所定の要求優先順位シ
   ーケンスに従ってイネーブルする手段（48）を具備する
   特許請求の範囲第１項乃至第４項のいずれかに記載の多
   重階層レベルマルチプロセッサ装置。
6. 【請求項６】該処理モジュール（17,18）の１つから同
   じ群（12,13）の該共通直接アクセス通信回線に接続さ
   れる複数の他の該処理モジュールへデータを送信する手
   段（67,68）を具備する特許請求の範囲第１項乃至第５
   項のいずれかに記載の多重階層レベルマルチプロセッサ
   装置。
7. 【請求項７】該データ送受信手段（14）は送信のために
   データを一時的に記憶する第１の手段（98）と、受信し
   たデータを一時的に記憶する第２の手段（99）とを具備
   し；該第１及び第２の手段（98,99）は該データの交換
   を制御する制御手段（101,102,103,104,105）によりそ
   れぞれアドレスされ、該制御手段（101,102,103,104,10
   5）は該データ送受信手段（14）の該プロセッサ（3
   1″）により制御される特許請求の範囲第１項乃至第６
   項のいずれかに記載の多重階層レベルマルチプロセッサ
   装置。
8. 【請求項８】該データ送受信手段（14）は、共通専用レ
   ベル通信回線（32″）に接続され、且つ局所記憶手段
   （63″）及び局所入出力手段が接続される共通局所レベ
   ル通信回線（51″）からは分離可能である専用記憶手段
   （34″）及び専用入出力手段（37″）を具備し；該共通
   局所レベル通信回線（51″）は該第２の階層レベル（領
   域）の該第２の一群の共通直接アクセス通信回線（13）
   にインタフェース手段（57″）を介して接続可能である
   特許請求の範囲第７項に記載の多重階層レベルマルチプ
   ロセッサ装置。
9. 【請求項９】該データ送受信手段（14）はTTL微分及び
   微分TTL信号変換手段（95,96,95′,96′）を具備する特
   許請求の範囲第１項乃至第８項のいずれかに記載の多重
   階層レベルマルチプロセッサ装置。
10. 【請求項１０】該第２の階層レベルに第２の主要な一群
    （13′）の共通通信回線を具備し、該共通通信回線に該
    第２の一群の共通直接アクセス通信回線（13）の少なく
    とも一部が該データ送受信手段（14）を介して接続さ
    れ；該第２の主要な一群の共通通信回線（13′）は他の
    該データ送受信手段（14）を介して外部処理手段（16）
    にさらに接続される特許請求の範囲第１項乃至第９項の
    いずれかに記載の多重階層レベルマルチプロセッサ装
    置。
11. 【請求項１１】該第１（12）及び第２（13）の一群の共
    通直接アクセス通信回線に直接アクセス方式で接続され
    る少なくとも１つの記憶手段（22）を具備する特許請求
    の範囲第１項乃至第９項のいずれかに記載の多重階層レ
    ベルマルチプロセッサ装置。
12. 【請求項１２】該記憶手段（22）は該第１（12）又は第
    ２（13）の一群の共通直接アクセス通信回線に接続され
    る該処理モジュール（17,18）のアドレシング能力を越
    える大きな容量を有する特許請求の範囲第11項に記載の
    多重階層レベルマルチプロセッサ装置。
13. 【請求項１３】該第１（12）又は第２（13）の一群の共
    通直接アクセス通信回線から各アドレスデータ群に関し
    て、該記憶手段（22）は該アドレスデータ群の第１の部
    分（165,165′）に関する整合コード化手段（168,16
    8′）を具備し、該アドレスデータ群の残る第２の部分
    （173,173′）は該整合コード化手段（168,168′）から
    得られる該第１の部分と再び統合され、完全な略アドレ
    スデータ群は選択手段（161,182）を介して記憶ブロッ
    ク（150）への供給のために選択される特許請求の範囲
    第10項又は第12項に記載の多重階層レベルマルチプロセ
    ッサ装置。
14. 【請求項１４】該整合コード化手段（168,168′）へ送
    られる該アドレスデータ群の第１の部分は最上位部分で
    ある特許請求の範囲第13項に記載の多重階層レベルマル
    チプロセッサ装置。
15. 【請求項１５】該整合コード化手段（168,168′）は読
    出し／書込み記憶手段を具備する特許請求の範囲第13項
    又は第14項に記載の多重階層レベルマルチプロセッサ装
    置。
16. 【請求項１６】該記憶ブロック（150）からの読出し又
    は書込みデータはレジスタ（154,156;155,157）を介し
    て該第１（12）又は第２（13）の一群の共通直接アクセ
    ス通信回線で交換される特許請求の範囲第13項乃至第15
    項のいずれかに記載の多重階層レベルマルチプロセッサ
    装置。
17. 【請求項１７】該第１（12）及び第２（13）の一群の共
    通直接アクセス通信回線と、該データ送受信手段（14）
    とは、該処理モジュール（17,18,14）のプロセッサ（3
    1,31′,31″）の語サイズの複数倍のデータ交換並列度
    を示し；該マルチプロセッサ装置は、該複数倍のデータ
    交換並列度を達成するために該プロセッサ（31,31′,3
    1″）と該共通直接アクセス通信回線（12,13）との間に
    インタフェース手段（63,261,250）を具備する特許請求
    の範囲第１項乃至第16項のいずれかに記載の多重階層レ
    ベルマルチプロセッサ装置。
18. 【請求項１８】該データ交換並列度は該プロセッサ（3
    1,31′,31″）の語サイズの２倍である特許請求の範囲
    第17項に記載の多重階層レベルマルチプロセッサ装置。
19. 【請求項１９】該インタフェース手段は、該複数倍のデ
    ータ交換並列度を示す該共通局所レベル通信回線（51）
    のデータ交換回線部分（261）を具備し；該データ交換
    回線部分（261）は、該プロセッサ（31,31′,31″）か
    らアドレス変更手段（250）を介して、又は外部処理モ
    ジュール（17,18,14）からアドレス線（249）のアドレ
    スを受信する複数の記憶バンク（257,258,259,260）に
    接続され；該アドレス変更手段（250）は、該処理モジ
    ュールの間のデータ交換の並列度が該プロセッサ（31,3
    1′,31″）の語サイズと同じであるか又はその何分の一
    かであるときに非動作状態とされる特許請求の範囲第17
    項又は第18項に記載の多重階層レベルマルチプロセッサ
    装置。
20. 【請求項２０】該記憶バンク（257,258,259,260）の個
    々の要素は複数本の直接回線の一部の組合せを介してア
    ドレスされ、論理ブロック（256）から取り出される信
    号は別の複数本のアドレス回線の一部を受け取る特許請
    求の範囲第19項に記載の多重階層レベルマルチプロセッ
    サ装置。
21. 【請求項２１】該プロセッサ（31,31′,31″）の語サイ
    ズを越える該共通局所レベル通信回線（51）のデータ交
    換回線部分（261）は一時記憶手段（271）を介して互い
    に接続されると共に、該プロセッサの語長内に含まれる
    該回線の一部に相互接続手段（272）を介して接続され
    る特許請求の範囲第19項又は第20項に記載の多重階層レ
    ベルマルチプロセッサ装置。
22. 【請求項２２】該第１（12）又は第２（13）の一群の共
    通直接アクセス通信回線に接続される複数の該処理モジ
    ュール（17,18,14）の間で、所定の時間周期中に交換要
    求信号（FPREN）を発生する全ての該処理モジュールの
    間の単一通信交換イネーブルすると共に、該処理モジュ
    ール（17,18,14）の中に唯一の許可された処理モジュー
    ルによるロックされた多重通信交換をイネーブルして、
    所定のデータセットに関する割込み信号待機時間と交換
    時間の双方を実質的に予測できるようにする手段（54,3
    1,40,38,57）を具備する特許請求の範囲第１項乃至第21
    項のいずれかに記載の多重階層レベルマルチプロセッサ
    装置。
23. 【請求項２３】該イネーブル／予測手段は、該処理モジ
    ュール（17,18,14）を該第１（12）又は第２（13）の一
    群の共通アクセス通信回線に接続する一部、少なくとも
    部分的にインタフェース（54,54′,57,57″）を形成す
    る特許請求の範囲第22項に記載の多重階層レベルマルチ
    プロセッサ装置。
24. 【請求項２４】該手段は各処理モジュールのプロセッサ
    （31,31′,31″）と、内部レジスタ（38,38′,38″）の
    状態と、タイミング手段（40,40′,40″）とにより制御
    される特許請求の範囲第23項に記載の多重階層レベルマ
    ルチプロセッサ装置。
25. 【請求項２５】該処理モジュール（17,18,14）の該イン
    タフェース（54,54′,57,57″）は「デイジーチェー
    ン」形式で互いに接続され、該処理モジュールの１つ
    （17）は初期設定手段（299,85）を具備する特許請求の
    範囲第22項乃至第24項のいずれかに記載の多重階層レベ
    ルマルチプロセッサ装置。
26. 【請求項２６】該処理モジュール（17,18,14）のそれぞ
    れに関して、該処理モジュール（17,18）又は該データ
    送受信手段（14）の該記憶手段（34,63,63′,63″）と
    該入出力手段の専用、局所、ファミリ又は領域エリアに
    対する直接アクセスのために該プロセッサ（31,31′,3
    1″）からの要求を復号する手段（47,47′,47″）を具
    備する特許請求の範囲第１項乃至第25項のいずれかに記
    載の多重階層レベルマルチプロセッサ装置。
27. 【請求項２７】該第１の一群の共通直接アクセス通信回
    線（12）にのみ接続される該処理モジュール（18）のそ
    れぞれに数個の該プロセッサ（31′）を具備し、数十の
    該処理モジュール（18）は該第１の一群の共通直接アク
    セス通信回線（12）にのみ接続され、数十の処理モジュ
    ール（17,18）群（ファミリ）（11）は該第２の一群の
    共通直接アクセス通信回線（13）に接続され、数十のフ
    ァミリ群（領域）（10）は該データ送受信手段（14）に
    より互いに接続される特許請求の範囲第１項乃至第26項
    のいずれかに記載の多重階層レベルマルチプロセッサ装
    置。