JPH02144649A - マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 - Google Patents

Abstract

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め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はマルチプロセサシステムにおけるダイレクト
・メモリ・アクセス制御装置に関し、特に、マルチプロ
セサシステムにおけるデジタルデータプロセサ間の直接
データ転送を可能にし、これによりマルチプロセサシス
テムのスルーブツトを改善するためのダイレクト・メモ
リ・アクセス制御装置の構成に関する。

［従来の技術］ 複数のデジタルデータプロセサと、この複数のデジタル
データプロセサに共通に、共通データバスを介して接続
される外部共存メモリから構成されるマルチプロセサシ
ステムが従来より知られている。各デジダルデータプロ
セサは、外部共有メモリへアクセスする場合、ダイレク
ト・メモリ・アクセスと呼ばれる方法に従って、デジタ
ルデータプロセサ内蔵の内部メモリと外部共有メモリと
の間でデー・りを直接転送している。以下、図面を参照
して従来のマルチプロセサシステムにおけるダイレクト
メモリアクセス方式について説明する。

第９図は従来のマルチプロセサシステムの概略構成を示
す図である。第９図において、３個のデジタルデータプ
ロセサ５００ａ、５００ｈおよび５００ｃと、これらの
デジタルデータプロセサに共通に設けられる外部メモリ
５０３とからなるマルチプロセサシステムが一例として
示される。デジタルデータプロセサ５００８〜５００ｃ
の各々は、各種演算処理に必要なデータを記憶する内部
データメモリ５０１ａ〜５０１ｃと、内部データメモリ
５０１ａ〜５０１ｃと外部メモリ５０３との間のデータ
転送を＃御するためのダイレクトメモリアクセス制御袋
Ｅ　５０２　ａ〜５０２Ｃをそれぞれ備える。各ダイレ
クトメモリアクセス制御袋ｒＩ１５０２　ａ　〜５０２
　ｃは、アドレスバス５０４およびデータバス５０５を
介して内部メモリ５０３ヘアクセスすることができる。

アドレスバス５０４上には外部メモリ５０３のアクセス
すべき番地を指定するアドレスデータが転送される。デ
ー・タバス５０５上には外部メモリ５０３と内部データ
メモリ５０１ａ〜５０１Ｃとの間で転送される情報デー
タが伝達される。

第１０図は従来のデジタルデータプロセサの構成を概略
的に示す図である。第１０図において、従来のデジタル
データプロセサは、内部データメモリ５０１およびダイ
１ツクトメモリアクセス制御装置（ＤＭＡＣ）５０２に
加えて、デジタルデータプロセサ５００内の動作を監視
・制御するシーケンサ５０６と、シーケンサ５０６の制
御の下に、各梯演算処理を行なう演算部５０７と、内部
データメモリ５０１と外部メモリ５０３との間のインタ
ーフェイスを与える入出力インターフェイス回路５０８
を含む。入出力インターフェイス回路５０８と内部デー
タメモリ５０１との間には、内部データを伝達する内部
データバス５０９および内部メモリ用アドレスと外部メ
モリ用アドレスを伝達する内部アドレスバス５１０が設
けられる。演算部５０７は内部データバス５０９および
内部アドレスデータ１０を介して内部データメモリ５０
１ヘアクセスする。

シーケンサ５０６は、コントロールバス５１３上の信号
状態を監視し、ダイレクトメモリアクセスが可能か否か
を監視するととも、ダイレクトメモリアクセス制御装置
５０２を制御し、デジタルデータプロセサ５００にダイ
レクトメモリアクセス動作を行なわせる。

ダイレクトメモリアクセス制御装置５０２は、ＤＭＡメ
モリコントロール線５１１を介して内部データメモリ５
０１の動作を制御し、かつ内部アドレスバス５１０上に
内部メモリ５０１用および外部メモリ５０３に対するア
ドレスを送出することができる。次に、第９図および第
１０図を参照して従来のマルチプロセサシステムにおけ
るダイレクトメモリアクセス動作について説明する。

まず、内部データメモリ５０１と外部メモリ５０３との
間のダイレクトメモリアクセス動作について説明する。

今デジタルデータプロセサ５００ａから外部メモリ５０
３ヘアクセスする場合を考える。成る与えられたプログ
ラムを実行中に、外部メモリ５０３へのアクセスをする
必要が生じた場合、シーケンサ５０６はコントロールバ
ス５１３上のパスリフニス１−ＢＵＳＲＥＱおよびバス
アクノリッジ信号ＢＵＳＡＣＫを監視し、外部メモリ５
０３ヘアクセス可能かどうかを判定する。コントロール
バス５１３上に何らバス要求信号ＢＵＳＲＥＱが出され
ていない場合には、シーケンサ５０６はバスの使用を要
求するバスリクエスト信号ＢＵＳＲＥＱを送出し、ダイ
レクトアクセスモードに入る。続いて、シーケンサ５０
６はダイレクトメモリアクセス制御装置５０２ヘダイレ
クトメモリアクセス要求信号ＤＭＡＲＱを与え、ダイレ
クトメモリアクセス制御装置５０２からのダイレクトメ
モリアクセス了解信号ＤＭＡＣＫを受けると、演算部５
０７を内部データメモリ５０１から切り離し、内部デー
タメモリ５０１と外部メモリ５０３との間のデータ転送
をダイレクトメモリアクセス制御装置に委ねる。ダイレ
クトメモリアクセス制御装Ｗｔ５０２は、ダイレクトメ
モリアクセス了解信号ＤＭＡＣＫを送出した後、ＤＭＡ
メモリコントロール線５１１を介して内部データメモリ
５０１の動作（書込／読出）を制御するとともに、内部
アドレスバス５１０上に内部データメモリ５０１に対す
るデータ格納位置を示す内部アドレスおよび外部メモリ
５０３に対するアクセス位置を示すアドレスを送出する
。この内部バス５１０上に送出された外部メモリ５０３
用のアドレスは、入出力インターフェイス回路５０８を
介してアドレスバス５０４へ送出され、外部メモリ５０
３へ与えられる。統いて、外部メモリ５０３の指定され
たアドレスと内部データメモリ５０１の指定されたアト
！ノスとの間でデータバス５０５゜５０９および入出力
インターフェイス回路５０８を介してデータの転送が行
なわれる。必要数のデータの転送が行なわれた後は、シ
ーケンサ５０６の制御の下に、ダイレクトメモリアクセ
ス制御装置５０２は不能動化され、予め与えられている
プログラムに従った処理動作が、シーケンサ５０６の制
御の下に内部データメモリ５０１内に格納されたデータ
を用いて行なわれる。

次に第９図におけるデジタルデータプロセサ５００ａか
らデジタルデータプロセサ５００ｂへのデータ転送動作
について説明する。

まずデジタルデータプロセサ５０　Ｏａ内のシーへケン
サ５０６がコントロールバス５１３上の信号状態を監視
（７、ダイレクトメモリアクセスが可能か否かを判定す
る。ダイレクトメモリアクセスが可能であると判定する
と、コントロールバス５１３上にバス要求信号ＢＵＳＲ
ＥＱを送出し、前述のダイレクトメモリアクセス動作に
従って、ダ・イレクトメモリアクセス制御装置５０２を
活性化し、このダイレクトメモリアクセス制御装置５０
２の制御の下に、内部データメモリ５０１ヘアクセスす
る。すなわち、ダイレクトメモリアクセス制御装置５０
２は内部アドレスバス５１０Ｊ二に内部データメモリ５
０］の読出アドレスを出力し、このアドレスに従って内
部データメモリ５０１より読出されたデータを内部デー
タバス５０９上に送出する。このとき一方において、ダ
イレクトメモリアクセス制御装置は内部アドレスバス５
１０上に外部メモリ５０３の書込アドレスを生成して出
力する。この一連の動作により、入出力インターフェイ
ス回路５０８を介して、必要とされる内部データメモリ
５０１のデータが外部メモリ５０３へ転送される。この
デジタルデータプロセサ５００ａから外部メモリ５０３
へのデータ転送動作が終了すると、デジタルデータプロ
セサ５００ａのグイレクトメモリアクセス動作が終了し
、続いてデジタルデー・タブロセサ５００ｂにおけるダ
イレクトメモリアクセス動作が起動される。すなわちデ
ジタルデータプロセサ５００ｂにおいて、シーケンサ５
０６の制御の下に、外部デジタルデータブロセザ５００
ｂ内のダイレクトメモリアクセス制御装置５０２が活性
化され、前述のデジタルデータプロセサ５００ａの動作
と同様にして、外部メモリ５０３へ先に書込まれている
データがデジタルデータプロセサ内の内部データメモリ
５０１ｂへ転送される。

このデジタルデータプロセサ５００ａとデジタルデータ
プロセサ５００ｂとの間のデータ転送動作中は、コント
ロール戸（スジ１３上にはバス要求信号ＢＵＳＲＥＱが
送出されており、第３のデジタルデータブロセ＋＋５０
０ｅが外部メモリ５０３へアクセスする必要が生じたと
ても、アドレスバス５０４およびデータバス５０５は使
用中であるため、デジタルデータプロセサ５００Ｃはこ
のデジタルデータプロセサ５００ａ、５００ｂ間のデー
タ転送が終了するまでウェイト状態に入る。デジタルデ
ータプロセサ５００ｃは、ｆジタルデータブロセザ５０
０ａ、５００ｂ間のデータ転送が終了し、アドレスバス
ラ０４Ｓよびデータバス５ｅ５が開放された後、外部メ
モリ５０３との間でデータ転送を開始する。

また、デジタルデータプロセサ５００ａ内の内部メモリ
５０１ａのデータが、他のデジタルデータプロセサ５０
０ｂ、５００ｅで必要になった場合においては、内部デ
ータメモリ５０１ａから外部メそす５０３へまずデータ
が転送され、次に外部メモリ５０３から内部データメモ
リ５０１ｂへこのデータが転送される。この内部データ
メモリ５０１ｂへのデータ転送終了後、外部メモリ５０
′うから内部データメモリ５０１ｃ・＼データが転送さ
れる。

［発明が解決しようとする課題］ 以上のように、従来のダイレクトメモリアクセス制御装
置内蔵のデジタルデータプロセサにおいては、外部メモ
リ５０３と内部データメモリ５０１との間でのみダイレ
クトなデータ転送が行なわれるように構成されている。

したがって、このようなデジタルデータプロセサを用い
てマルチプロセサシステムを構成した場合、デジタルデ
ータプロセサ間のデータ転送は、低速の外部メモリを経
由して行なう必要があり、高速性が特徴であるダイレク
トメモリアクセスの利点を十分に活かすことができず、
高速でプロセサ間のデータ転送を行なうことができない
という問題が発生する。

ま１こ、データバスが複数のデジタルデータプロセサに
共通に用いられているため、このシステム内でダイレク
トメモリアクセスによるプロセサ間通信（データ転送）
に関与していないデジタルデータプロセサは、このプロ
セサ間通信の間は外部メモリ５０３へのアクセスを行な
うことができず待機しなければならないため、必要な処
理を高速で行なうことができず、システム全体のスルー
ブツトが低下することになる。

また、任意のデジタルデータプロセサを送信元（ソース
）とし、システム内の残りの複数のデジタルデータプロ
セサを受信先（デスティネーション）としたデータ転送
においては、送信元から外部データメモリ５０３へ一旦
データ転送を行なっｔ−後、次に指定された受信先のデ
ジタルデータプロセサが順次外部データメモリにアクセ
スしてデ・−夕をロードするというシーケンスを必要と
するため、同様にデータ転送に時間を要する二とになり
、マルチプロセサシステムのデータ処理時間が長くなり
、システムのスルーブツトが低下するという問題点が発
生する。

それゆえ、この発明の目的は、マルチプロセサシステム
において、複数のデジタルデータプロセサ間でのデータ
転送を高速で行なうことのできるダイレクトメモリアク
セス制御装置を提供することである。

この発明の他の目的は、マルチプロセサシステムにおい
て、複数のプロセサ間でダイレクトメモリアクセスモー
ドで行なわれるデータ転送と並行して、外部メモリへア
クセスすることのできるダイレクトメモリアクセス制御
装置を提供することである。

この発明のさらに他の目的は、マルチプロセサシステム
のスルーブツトを改筈することのできるダイレクトメモ
リアクセスモード動作を有するデジタルデータプロセサ
を提供することである。

［課題を解決するための手段］ この発明に係るダイレクトメモリアクセス制御装置は各
デジタルデータプロセザ対応に設けられ、かつダイレク
トメモリアクセスモードでのデータ送信を要求する信号
を送出する手段と、ダイレクトメモリアクセスモードで
データ送信要求信号を受信する手段と、ダイレクトメモ
リアクセスモードでのデータ受信を了解する信号を送信
する手段と、ダイレクトメモリアクセスモードでのデー
タ受信を了解する信号を受信する手段と、ダイレクトメ
モリアクセスモード受信了解信号を受けたことに応答し
て、自己が所属するデジタルデー・タブロセサ内蔵の内
部メモリへアクセスし内部メモリのデータを、外部メモ
リに接続された共通バスとは別に設けられた第２のバス
上へ送出する手段と、ダイレクトメモリアクセスモード
受信了解信号送出後、自己が所属するデジタルデータプ
ロセサ内蔵の内部メモリへアクセスし、第２のバス上に
送出されているデータを書込む手段とを含む。

データ送信要求信号は、送信側特定情報および受信側特
定情報を含み、データ受信了解信号は、受信側特定情報
を含む。

デジタルデータプロセサは、上述の制御装置に加えて、
複数のデジタルデータプロセサ間のダイレクトモードの
データ転送を指定する信号を発生する手段と、自己が所
属するデジタルデータプロセサ内蔵の内部メモリど複数
のデジタルデータプロセサに共通に設けられた外部メモ
リとの間のダイレクトメモリアクセスモードでのデータ
転送を指定する信号を発生する手段と、この２つの信号
発生手段からの制御信号に応答し゛Ｃ１自己が所属する
内部メモリを、外部メモリが接続される共通バスとこの
共通バスとは別に設けられたダイレクトメモリアクセス
転送専用バスのいずれかに接続するアービタ手段を含む
。

好ましくは、デジタルデータプロセサは、プロセサ間デ
ータ転送用入出力ボートと内部メモリと外部メモリとの
間のデータ転送用人出力ボートとを備える。

［作用］ この発明に係るダイレクトメモリアクセス制御装置は、
データ送信先を指定し、指定されたデジタルデータプロ
セサからの了解信号に応答して、ダイレクトメモリアク
セスモードでのデジタルデータプロセザ間データ転送専
用に設けられたバスを介して、各デジタルデータプロセ
サ内蔵の内部メモリ間のデータ転送を行なっている。し
たがって、ダイレクトメモリアクセスモードでのデータ
転送には、低速の外部メモリを介さずに直接デジタルデ
ータプロセサ間でデータ転送を行なうことかでき、高速
でデータ転送を行なうことができる。

また、デジタルデータプロセサ間のデータ転送は専用の
バスを用いて行なっているので、このデータ転送に関与
しないデジタルデータプロセサは、待機することなく、
外部メモリへ共通バスを介してアクセスすることができ
る。

また、アービタ手段により、各デジタルデータプロセサ
内において、デジタルデータプロセサ間のデータ転送動
作と並行して、外部メモリへアクセスすることも可能と
なる。

［発明の実施例］ 第２図はこの発明の一実施例であるダイレクトメモリア
クセス機能を備えたデジタルデータプロセサを用いたマ
ルチプロセサプロセサシステムの構成の一例を示す図で
ある。第２図において、３個のデジタルデータプロセサ
２００ａ、２００ｂおよび２００ｅと１個の外部データ
メモリ２０１とからなるシステムが示される。デジタル
データプロセサ２００ａ〜２００ｅの各々は、メインデ
ータバス２２０およびアドレスバス２２２を介して外部
データメモリ２０１ヘアクセス可能である。

デジタルデータプロ七す２００ａ−２００ｃの任意のプ
ロセサ間のダイレクトメモリアクセスモードでのデータ
転送を可能にするために、ダイレクトメモリアクセス要
求信号伝達線２３１と、ダイし・クトメモリアクセス了
解信号伝達線２３２が設けられるとともに、ダイレクト
メモリアクセスートで各データプロセサ間のデータ転送
を行なうために、ローカルデータバス２２１が設けられ
る。

各デジタルデータプロセサ２００ａ・〜２００ｃのデー
タ伝達径路を切換えるために、デジタルデータプロセサ
からのバス制御信号ＢＵＳＡＲに応答して、デジタルデ
ータプロセサのデータ入出力経路をローカルデータバス
２２１およびメインデータバス２２０のいずれかに接続
するバスアービタ２１０ａ〜２１０Ｃが設けられる。こ
のバス選択信号ＢＵＳＡＲは、デジタルデータプロセサ
間のダイレクトメモリアクセスモードでのデータ転送時
には、各対応のデジタルデータプロセサのデータ入出力
経路をローカルデータバス２２１に接続し、外部データ
メモリ２０１へのアクセス時にはメインデータバス２２
０へ接続する。

ダイレクトメモリアクセス要求信号伝達１１２３１およ
びダイレクトメモリアクセスモードでのデータ転送了解
信号伝達線２３２は、従来のマルチプロセサシステムに
おいては、送信側および受信側を特定する必要がなく、
単にバスの使用状態を監視するだけであったため各々１
ビット幅であったが、この発明の一実施例においては、
それぞれ送信側および受信側の状態をも特定する情報を
伝達するため、それぞれ６ビツト幅の信号を伝達するよ
うに構成される。

第２図の構成においては、信号線２３１，２３２を介し
てダイレクトメモリアクセスモードでのデータ転送の可
否を監視し、この信号線２３１゜２３２上の状態に応じ
て、バスアービタ２１０ａ〜２１０Ｃが動作制御され、
対応のデジタルデータプロセサを外部ローカルデータバ
ス２２１およびメインデータバス２２０のいずれかへ接
続する構成となっている。すなわち、デジタルデータプ
ロセサ間のデータ転送時にはローカルデータバス２２１
を介してデータ転送が行なわれ、外部データメモリ２０
１へのダイレクトメモリアクセスモード動作時において
は、メインデータバス２２０を介してのデータ転送が行
なわれる。

第１図はこの発明の一実施例であるダイレクトメモリア
クセス機能を備えるデジタルデータプロセサの概略構成
を示す図であり、第２図の構成と対応する部分には同一
の参照番号が付されている。

第１図において、デジタルデータプロセサ２００は、必
要なデータを格納するプロセサ２００に内蔵される内部
データメモリ１００と、与えられたプログラムに従って
内部データメモリ１００とデータを送受し所定の演算を
行なうデータ演算部１０１と、与えられたプログラムに
従って内部データメモリ１００またはプロセサ２００外
部に設けられた外部データメモリ２０１に対するアドレ
スを算出するアドレス演算部１０２と、ダイレクトメモ
リアクセスモード時に、内部データメモリ１００と外部
データメモリ２０１のアドレスを算出するとともに、ダ
イレクトメモリアクセスモードでのデータ転送に必要な
制御を行なうダイレクトメモリアクセス制御装置１０３
と、デジタルデータプロセサ２００と外部のアドレスバ
ス２２２、ローカルデータバス２２１およびメインデー
タバス２２０とのインターフェイスを与える入出力イン
ターフェイス回路１０８と、デジタルデータプロセサの
動作モードに応答して、入出力インターフェイス回路１
０８の接続経路をバスコントローラ１０９と、デジタル
データプロセサ２００内の各機能ブロックの動作を統括
制御を行なうシーケンサ１０５とを含む。入出力インタ
ーフェイス回路１０８と内部データメモリ１００との間
には、通常の与えられたプログラムに従ったデータおよ
びアドレスの転送を行なうための内部アドレスバス１５
４および内部データバス１５５と、ダイレクトメモリア
クセスモード時にデータおよびアドレスを転送するため
の内部ＤＭＡデータバス１５３および内部ＤＭＡアドレ
スバス１５２（１５２ａ、１５２ｂ）が設けられる。入
出力インターフェイス回路１０８はデータ入出力バス１
７１およびアドレス入出力バス１７２を介して外部と情
報の授受を行なう。

バスコントローラ１０９は、ダイレクトメモリアクセス
制御装置１０３およびシーケンサ１０５からの制御信号
に応答して入出力インターフェイス回路１０８の接続経
路を切換えるとともに、バス選択信号ＢＵＳＡＲを信号
線１７３を介して出力し、バスアービタ２１０へ与える
。

ダイレクトメモリアクセス制御装置１０３は、送信側お
よび受信側の特定情報を念むダイレクトメモリアクセス
要求信号ＤＭＡＲＱおよびダイレクトメモリアクセス了
解信号ＤＭＡＣＫを送受する。また、ダイレクトメモリ
アクセスモード時においては、信号線１２０を介して内
部データメモリ１００の動作を制御するとともに、内部
ＤＭＡアドレスバス１５２ａを介して内部データメモリ
１００に対するアト１ノスを送出する。

第３図はこの発明の一実施例であるダイレクトメモリア
クセス制御装置の構成の一例を示す図である。第３図に
おいて、ダイレクトメモリアクセス制御装置１０３は、
ダイレクトメモリアクセス要求信号ＤＭＡＲＱに含まれ
るソース（送信側）情報およびデステ、ｆネーシジン（
受信側）を特定する情報を格納するとともに、１対１の
プロセサ間のデータ転送モードであるか、１対複数のブ
ロードキャスト転送モードであるかを示す情報を格納す
るコントロールレジスタ２５０と、データ転送了解信号
ＤＭＡＣＫに含まれる受信側特定情報および受信側の状
態情報を示す信号を格納するステータスレジスタ２５１
と、ダイレクトメモリアクセスモードでのデータ転送時
に転送ワード数情報を発生する転送ワードカウンタ２６
１と、ダイレクトメモリアクセスモード時に内部メモリ
に対するアドレスを発生する内部メモリ用アドレス発生
器２６２と、ダイレクトメモリアクセスモード時に外部
メモリに対するアドレスを発生する外部メモリ用アドレ
ス発生器２６３しと、シーケンサ１０５からの信号線１
．３０を介した制御信号により動作制御され、各機能ブ
ロックの動作を制御する制御部２６０とを含む。

第４図はダイレクトメモリアクセス要求信号ＤＭＡＲＱ
を発生するためのコントロールレジスタの構成を示す図
である。第４図においてコントロールレジスタは３個の
データプロセサ２００ａ〜２００ｃに対応して７ビツト
幅を有する。第０ないし第２ビツトは送信先を指定する
ビットであり、第３ないし第５ビツトは、送信元を指定
するビットであり、ローカルバスを要求するデジタルデ
ータプロセサを特定するビットである。第６ビツトは、
ダイレクトメモリアクセスモードのデータ転送モードが
１対１のプロセサ間のデータ転送であるか１対多のデー
タ転送であるかを示すビットである。第０ないし第２ビ
ツトはその値が′１＃になったときに対応のデジタルデ
ータプロセサが受信先に指定されたことを示し、“０゛
の場合には、データ転送が要求されていないことを示し
ている。

第３ビツトないし第５ビツトは、′１１の場合に、その
ビット位置が示すデジタルデータプロセサがローカルバ
ス２２ゴの利用を要求していることを示す。第６ビツト
は、“１゛のときに１対１のプロセサ間転送モードを示
し、°０′の場合には、１対多のブロードキャストモー
ドでのデータ転送を行なうことを示す。すなわち、ダイ
レクトメモリアクセス要求信号ＤＭＡＲＱは、受信側を
指定する情報を含むとともに送信元を特定する情報をも
含む。この第０ないし第５ビツトからなる６ビツトのデ
ータがダイレクトメモリアクセス制御装置より要求信号
ＤＭＡＲＱとして送出される。第６ビツトの値は、ダイ
レクトメモリアクセス制御装置１０３内の動作制御のた
め用いられる。

第５図はダイレクトメモリアクセス了解信号ＤＭＡＣＫ
を発生するためのステータスレジスタ２５１の構成を示
す図であり、６ビツト幅を有している。第０ないし第２
ビツトはそのビット位置が示すデジタルデータプロセサ
がダイレクトメモリアクセスモードでのデータ転送を了
解したか否かを示すビットであり、第３ビツトないし第
５ビツトは、そのビット位置が示すデジタルデータプロ
セサのデータ送信中または受信中を示すビットである。

したがって、ダイレクトメモリアクセス了解信号ＤＭＡ
ＣＫには、受信側を特定する情報を含むとともに、送信
側および受信側の状態をも示す信号が含まれる。このダ
イレクトメモリアクセス了解信号ＤＭＡＣＫは信号線２
３２上に送出される。

第６図はこの発明の一実施例であるダイレクトメモリア
クセスモードを備えたデジタルデータプロセサからなる
マルチプロセサシステムにおけるプロセサ間データ転送
動作を示すフロー図である。

以下、第１図ないし第６図を参照してこの発明の一実施
例におけるデータ転送動作について説明する。

まず、デジタルデータプロセサ２００ａの内部データメ
モリ１００（第１図参照、以下の説明では所属を明確に
するためプ照番号にａ、ｂ、ｃを付す。）からデジタル
データプロセサ２００ｂの内部データメモリへダイレク
トメモリアクセスモードでデータ転送を行なう場合の動
作について説明する。成る与えられたプログラムに従っ
て、デジタルデータプロセサ２００ａからデジタルデー
タプロセサ２００ｂへのデータ転送をする必要が生じた
場合、第１のデジタルデータプロセサ２００ａ内に含ま
れるシーケンサ１０５ａからのダイレクトメモリアクセ
ス指示信号に応答してダイ１／クトメモリアクセス制御
装置１０３　ａが起動する、このデジタルデータプロセ
サ２００ａ内のダイレクトメモリアクセス制御装置１０
３ａは、制御部２６０ａの制御の下にコントロールレジ
スタ２５０ａの各ビットをｃｌ、、　ｏ、　ｏ、　　１
．０．　１．　Ｏ）とセットし、下位６ビツトをその要
求信号ＤＭＡＲＱとして出力端子Ｒｅｑより信号線２３
２上へ送出する（第６図はステップＳ１）。このコント
ロールレジスタ２５０ａ内の情報は、受信側が第２のデ
ジタルデータプロセサ２００ｂであり、送信元が第１の
デジタルデータプロセサ２００ａであり、かつ転送モー
ドが１対１であることを示している。

第２のデジタルデータプロセサ２００ｂは、そこに含ま
れるダイレクトメモリアクセス制御装置１０３ｂ内にデ
ジタルデータプロセサ２００ａからアクセス要求が与え
られると、シーケンサ１０５ｂによりその入出力インタ
ーフェイス回路１０８ｂ（第１図参照）が使用可能であ
るか否かを判断する（第６図ステップ３２）。デジタル
データプロセサ２００ｂは、入出力インターフェイス回
路が使用可能であるならば、そのシーケンサ１０５ｂ（
第１図参照）にダイレクトメモリアクセスモードでのデ
ータ転送が外部インターフェイス回路１０８を占有する
ことを知らせるとともに、そのステータスレジスタ２５
１ｂの第１ビツト目を１°にセットする（第６図ステッ
プＳ３）、このコントロールレジスタ２５０およびステ
ータスレジスタ２５１は、マルチプロセサシステムを構
成するすべてのデジタルデータプロセサ２００８〜２０
０ｃ　（第２図参照）にすべて同一構成で設けられてい
る。したがって、第２のデジタルデータプロセサ２００
ｂがそのステータスレジスタ２５１ｂの第１ビツト目を
１”にセットし、アクセス要求を送出すると、他のデジ
タルデータプロセサ２００ａ、２０Ｏｅ内のステータス
レジスタ２５１ａ、２５１ｂの対応のビットも“１″に
セットされる。したがりて、このコントロールレジスタ
とステータス１ノジスタ内容を見ることにより、すべて
のデジタルデータプロセサは現在の口・・−力ルデータ
バス２２１の使用状況を常に把握することが１１能であ
る。

次に実際のデータ転送動作に入る。まず第１のデパフタ
ルデータプロセサ２００ａがこのコントロールレジスタ
２５２ａの内容を（１００１０１０）にセットし、ロー
カルデータバス２２１のバスマスタが第１のデジタルデ
ータプロセサ２００ａであり、データ転送先が第２のデ
ジタルデータプロセサ２００ｂでありか・つ１対１でデ
ータ転送を行なうことを宣言する。第２のデジタルデー
タプロセサ２００ｂは、このコントロールレジスタ２５
０ｂの内容を見て、自己が指定されたことを認識すると
、外部入出力インターフェイス回路１０８ｂの占有許可
をシーケンサ１０５ｂに求める。占有許可がシーケンサ
１０５ｂより得られると、第２のデジタルデータプロセ
サ２００ｂは自己のステータスレジスタ２５１ｂに（０
０００１，０）をセットする。これにより、第２のデジ
タルデー・タブロセザ２００ｂは自身がデータ転送を了
解したことを宣言する（第６図ステップＳ４）。

一方、データ送信元である第１のデジタルデータプロセ
サ２００ａは、既にシーケンサ１０５ａからの指示によ
り、ダイレクトメモリアクセスモードに入っており、そ
の入出力インターフェイス回路１０８ａは、バスコント
ローラ１０９ａによリダイレクトメモリアクセスモード
での使用が可能となっている。この第１のデジタルデー
タプロセサ２００ａ内においては、制御部２６０ａの制
御の下に、与えられたプログラムに従って転送ワードカ
ウンタ２６１ａが起動され、転送ワード数が設定される
とともに、たとえばカウンタで構成される内部メモリア
ドレス発生器２６２ａが起動され、この内部メモリ用ア
ドレス発生器２６２ａからの内部アドレスが内部２メモ
リＩＤ０ａ”−与えられる。同時に制御部２６０ａから
は内部データメモリ１００　ａの動作を制御するメモリ
コントロール信号が与えられており、内部データメモリ
１００ａからのデータが内部ＤＭＡデータバフ１５３　
ａ　’−人出力インターブエイス回路１０８ａを介して
信号線１７１．ａ−１１へ送出される。このと占、バス
コントローラ１０９ａは、ダイレクトメモリアクセス制
御装置１０３ａおよびシーケンサ１０５ａの制御の下に
、入出力インク・−フェイス回路１０８ａをダイ１／ク
トメモリアクセス動作用に、その内部Ｄ　Ｍ　Ａデータ
バス１５３を選択してデータバス１７１上へ接続する。

一方、同時に、バスコントローラ１０９ａは信号線１７
３を介してバス選択信号ＢＵＳＡＲを送出し、バスアー
ビタ２１０ａを制御１，２、データＩ（ス１７１ａをロ
ーカルデータバス２２１に接続する。この第１のデジタ
ルデータブロセ”す２００ａからのローカルデータバス
２２１へのデータ送出動作は、第２のデジタルデータプ
ロセサ２００ｂからのデータ転送了解信号ＤＭＡＣＫの
第１ビツトの立上がりを検出した後に制御部２６０ａの
制御のＦに行なわれる。

第１のデジタルデーづ′プロセサ２００ａは、データを
口・・・カルダークバス２２１上に送出した後、このデ
ータを出力したことを知らせる目的で、自己のステータ
スレジスタ２５１ａの第３ビツトを＃′１”にセットす
る。第２のデジタルデータプロセサ２００ｂは、このス
テータスレジスタ２５１ｂに念まれる第３ビツトが、感
じで＠１゛にセットする。第２のデジタルデータプロセ
サ２００ｂうよ、ステータスレジスタ２５１、ｂの第３
ビツトが１”にセットされるのを検出すると、自己のバ
スアービタ２１０ｂにより選択されたローカルデータバ
ス２２１上のデータを入出力インターフェイス回路１０
２３を介して取込み、内部ＤＭＡデータバス１５３ｂを
介１−て自己の内部データメモリ１００ｂへ書込む。こ
のとき、第２のデジタルデータプロセサ２ｏｏｂにおい
ては、自己のダイレクトメモリアクセス制！！ｌ装置ｆ
１０３ｂの制御の下に、内部データメモリ１００ｂが書
込動作状態にされており、邦込先を指定する内部アドレ
スが内部ＤＭＡアドレスベス１５２ａを介して内部デー
タメモリ１００ｂへ与え＋７れているａ第２のデジタル
データプロセサ１００ｂは、ローカルデータバス２２１
上のデータを内部データメモリ１００ｂ内へ書込むと、
データ書込完了を示すために、自己のステータスレジス
タ２５１ｂの第４のビットｌ」を１゛にセットする。こ
れにより、第２のデジタルデータプロセサ２００ｂにお
けるデータ書込完了が第１のデジタルデータプロセサ１
００ａにおいて検出されるｎｍｌのデジタルデータプロ
セサ２００ａは１、データをローカルデータバス２２１
上に送出した自己のステータスレジスタ２５１ａの第３
ビツト目を“１″にセットした後、そのステータスレジ
スタ２５０ａの第４ビツト目が１１”にセットされるの
を待つ。このステータスレジスタ２５１ｂの第４ビツト
目が“１”になると、自己のステータスレジスタ２５１
ａのビジ・・−フラグすなわち第３ビツト目の値を°０
＃にリセットする。：の第１のデジタルデータプロセサ
２００ａにおけるステータスレジスタ２５１ａの状態は
第２のデジタルデータプロセサ内のステータスレジスタ
２５１ｂにおいても検出されており、第２のデジタルデ
ータプロセサ２００ｂは、そのダイレクトメモリアクセ
ス制御装置１０３ｂ内のステータスレジスタ２５１ｂの
第３ビット目が０″′に立下がるのを待って、その第４
ビツト目がＯ゛にリセットされる。これにより１回のデ
ータ転送が完了したことが第１および第２のデータレジ
スタ２００ａ、２００ｂにおいて検知されることになる
。デジタルデータプロセサ２０Ｏａ内のダイレクトメモ
リアクセス制御装置１０３ａ内においては転送ワードカ
ウンタ２６１ａに設定されたワード数だけ、上述の動作
が繰返される（第６図ステップＳ７および３８）。この
送信元の転送ワードカウンタ２６１ａ内の設定されたワ
ード数だけデータ転送が行なわれると（第６図ステップ
Ｓ９）、第１および第２のデジタルデータプロセサ２０
０ａ、２００ｂはそれぞれ自己のコントロールレジスタ
２５０ａ、２５０ｂおよびステータス１ノジスタ２５１
ａ、２５１ｂを初期化し、次のデータ転送に備える。（
第６０ステツプ５１０）。

なお、上述の動作説明において、ダイレクトメモリアク
セス動作でのデータ転送時には入出力インターフェイス
回路１０８から内部データメモリ１００へはダイレクト
メモリアクセス専用のＤＭＡデータバス１５３を介して
データ転送を行なうとして説明している。この構成にお
いては、内部データバスが２本存在し、かつ内部アドレ
スバスの２本存在する構成となっているが、この構成は
、内部データメモリ１００がテユアルボートを有する構
成であれば容品に実現することができ、このデュアルポ
ート構成の場合には、ダイレクトメモリアクセスモード
でデータの転送を行なっているのと並行して、同一のデ
ジタルデータプロセサ内で予め与えられたプログラムに
従って内部データメモリ１００ヘアクセスし、データ処
理を行なうことが可能となる。また、単に内部データバ
ス１５３．１５５を動作モードに従って切換えるマルチ
プレクサを設けておいてもよく、同様にアドレス伝達用
の内部アドレスバス１５２ａ、１５２ｂおよび１５４を
同一のデータバスを用いて構成してもよい。

なお上述の第１のデ・−タプロ七す２００ａ、２００ｂ
間のデータ転送動作と並行して、第３のデジタルデータ
プロセサ２００ｃが外部データメモリ２０１ヘアクセス
する必要が生じたとする。このとき、第３のデジタルデ
ータプロセサ２００ｃ内のコントロールレジスタ２００
ｃおよびステータスレジスタ２５１ｃは、ともに、制御
部２６０Ｃが各レジスタ２５０ｅ、２５１ｃの内容を監
視することにより、ローカルデータバス２２１のみが占
ａされており、メインデータバス２２０が使用されてい
ないことが判明するため、第２のデジタルデータプロセ
サ２００Ｃは、そのダイレクトメモリアクセス制御装置
１０３　ｅの制御の下に、メインデータバス２２０を介
して外部データメモ！Ｊ　２０１へアクセスすることが
可能である。

また、第１のデジタルデータプロセサ２００ａと第２の
デジタルデータプロセサ２００ｂ間のダイレクトメモリ
アクセスモードでのデータ転送時においては、それぞれ
の内部メモリ１．（１０ａ、１００ｂに対するアドレス
は、各々のダイレクトメモリアクセス制御装置１０３ａ
、１０３ｂに含まれる内部メモリ用アドレス発生器２６
２ａ、２６２ｂより発生される。し、たがって、２つの
デジタルデータプロセサ間のデータ転送時においてアト
１ノスバス２２２は使用されていないため第３のデジタ
ルデータプロセサ２００ｃが外部データメモリ２０１ヘ
アドレスバス２２２１６よびメインデータバス２２０を
介してア′クセスすることが可能である。

次に、第１のデジタルデータプロセサ２００ａの内部メ
モリ１００ａの内容を、第２および第３のデジタルデー
タプロセサ２００ｂ、２００ｅの内部メモリ１００ｂお
よび１００Ｃへ転送する場合の動作について説明する。

まず、第１のデジタルデータプロセサ２００ａは、シー
ケンサ１０５ａから１対多のプロセサ間データ通信を指
示する信号を受けると、その＃御Ｋ　２６０　ａの制御
の下にコントロールレジスタ２５０ａの内容を（０００
１１１０）に設定する。

これにより、データ転送はブロードキャスト転送であり
、ローカルデータバス２２１の使用を要求しているソ・
−スが第１のデジタルデータプロセサ２００ａであり、
第２および第３のデジタルデータプロセサ２００ｂ、２
００ｅが受信先として指定されていることを知らせろ。

データの転送手順は上述の１．対１のデータ転送の場合
と基本的には同様である。したがってブロードキャスト
転送モードの場合には、第１のデジタルデータブロセサ
２００ａは、第２のデジタルデータプロセサ２００ｂお
よび第３のデジタルデータプロセサ２００Ｃの状態を総
合的に判断してデータの送出を行なう。すなわち、第２
および第３のデジタルデータプロセサがともにデータ転
送了解信号を送出し、かつデジタルデータプロセサ２０
０ｂ、２００ｅがデジタルデータを書込んだことを示す
ビジーフラグがともに“１”にセットされた場合に送信
元のデータプロセサ２００ａは次のデータを出力する。

この場合、各デジタルデータプロセサにおいては、それ
ぞれのバスコントローラ１０９８〜１０９ｅの制御の下
に、バスアービタ２１０ａ〜２１０ｃはローカルデータ
バス２２１を選択し、それぞれの入出力インターフェイ
ス回路１０８へ接続している。この場合、たとえば第３
図のデジタルデータプロセサ２００Ｃのダイレクトメモ
リアクセスによるデータ転送が何らかの理由で中断させ
られた場合、第３のデジタルデータプロセサ２００ｃの
ビジーフラグ（ステータスレジスタ２５１における第５
ビツト）が“１′にセットされない。データ送信元であ
る第１のデジタルデータプロセサ２００ａは、このステ
ータスレジスタの状態により、第３のデジタルデータプ
ロセサ２００Ｃがデータの取込みを完了していないと判
定し、次のデータ送信を停止する。第３のデジタルデー
タプロセサ２００ｃのビジーフラグ（ステータスレジス
タ２５１の第５ビツト）が′１°にセットされたのを確
認した後、第１のデジタルデータプロセサ２００ａは次
のデータ送信を行なう。このとき、第２のデジタルデー
タプロセサ２００ｂも第３のデジタルデータプロセサ２
００ｃのビジーフラグ（ステータスレジスタ２５１の第
５ビツト）を監視しており、ローカルデータバス２２１
上のデータを内部メモリ１００ｂに書込んで自己のビジ
ーフラグ（ステータスレジスタ２５１の第４ビツト）を
ビジー状態“１”にセットした後、待機状態に入り次の
データ転送を待つ。この場合、送信側の第１のデジタル
データプロセサ２００ａでは転送モードが１対１である
かブロードキャスト転送モードであるかをそのコントロ
ールレジスタ２５０の第６ビツトの値により制御部２６
０ａの監視により検出することができる。一方、受信側
のダイレクトメモリアクセス制御装置１０３においては
、ステータスレジスタ２５１およびコントロールレジス
タ２５０の第０ないし第２ビツトの値を監視することに
より、データ転送が１対１であるか１対多のブロードキ
ャスト転送モードであるかを判定することができる。こ
のブロードキャスト転送モードを備えることにより、−
度に１つのデジタルデータプロセサから残りの複数のデ
ジタルデータブロセナヘデータを同時に送出することが
できる。

なお上記実施例においては、ダイレクトメモリアクセス
動作時においては、各デジタルデータプロセサ内の内部
データメモリに対するアドレスは、それぞれのデジタル
データプロセサ内のダイレクトメモリアクセス制御装置
が生成するものとして説明した。しか１．なから、これ
に代えて、第７図に示すように、すべてのデジタルデー
タプロセサに接続される、ダイレクトメモリアクセスで
のデータ転送においてのみ用いられるデジタルデータプ
ロセサ間転送専用のアドレスバス（ローカルアドレスバ
ス）３２３を設けるように構成してもよい。この場合に
は、バスマスク（すなわち、データ送信元）となったデ
ジタルデータプロセサ内のダイレクトメモリアクセス制
御装置内に含まれる外部メモリ用アドレス発生器２６３
からアドレスが発生され、この送信元で発生された外部
メモリアドレスがそれぞれのデジタルデータプロセサ内
における内部メモリデータメモリへの書込先を指定する
アドレスとして用いられる。この構成とすることにより
、各デジタルデータプロセサ内にデータが書込まれる場
合、内部データメモリのアドレスを指定するためのア゛
ドレス発生器を構成するカウンタの初期値をプログラム
を制御する必要がなく、容易にすべての内部データメモ
リ内へ情報を所望の位置へ書込むことができ、プログラ
ム構成が簡略化される。

さらに上記実施例においては、各デジタルデータプロセ
サのダイレクトアクセスモードでのデー夕転送時の状態
を監視するためのコントロールレジスタおよびステータ
スレジスタをデジタルデータプロセサ内に内蔵する場合
を示したが、これに換えて、このコントロールレジスタ
およびステータスレジスタをデジタルデータプロセサ外
部に設けても」ニ記実施例と同様の効果を得ることがで
きる。この場合、コントロールレジスタおよびステータ
スレジスタのみならず、１対１および１対多のデジタル
データプロセサ間のデータ転送に実現に必要とされる制
御部２６０などの回路構成をもデジタルデータプロセサ
４部に設け、デジタルデータプロセサ内には、単に外部
データメモリと外部データメモリとの間のダイレクトメ
モリアクセスモードのみを制御する装置のみを設けるよ
うに構成してもよい。この構成の場合、マルチプロセサ
システムを構成するデジタルデータプロセサの数が多く
な７た場合においても、デジタルデータプロセサからの
ダイレクトメモリアクセス要求信号および了解信号は自
己に関するデータのみを送出するだけでよく、他のデジ
タルデータプロセサの監視および動作制御は外部に設け
られた制御装置により行なわれるため、それぞれのデジ
タルデータプロセサの入出力ピンの数を増加することな
く容易にマルチプロセサシステムを実現することができ
る。

さらに上記実施例においては、デジタルデータプロセサ
のデータ入出力ボートを］個と想定し、与えられたプロ
グラムに従った動作と複数のプロセサ間のデータ転送と
同一の入出力ボートを介して行なわれる構成について説
明した。しかしながら、これに代えて、第８図に示すよ
うに、複数のプロセサ間のデジタルデータ転送を行なう
入出力ボートと、内部データメモリと外部データメモリ
との間のデータ転送を行なう入出力ボートとを別々に設
けるように構成してもよい。すなわち、第８に示す構成
において入出力インターフェイス回路４００は、複数の
プロセサ間でのデータ入出力を行なうための第１の入出
力ボート４０１と、共通バス（メインデータバス）４２
０を介して外部メモリ２０１とデー・夕の転送を行なう
第２の人出カボート４０２ど、転送モー・ドに応じて入
出力ボート４０１，４０２のいずれかを選択するボート
選択回路４０３とを含む。ボート選択回路４０３は、制
御信号φ１に応答して、内部ＤＭＡバス４１０を入出力
ボート４０１および入出力ボート４０２のいずれかへ接
続するマルチプロセサ４０４と、第２の制御信号φ２に
応答して、プログラムバス（第１図に示す内部バス１５
４，１５５に対応）４１１−と内部ＤＭＡバス４１０の
いずれかを入出力ボート４０２へ接続するマルチプレク
サ４０５とを含む。ここで、内部ＤＭＡバス４１０およ
びプログラムバス４１〕はともにデータバスおよびアド
レスバスを工んでもよく、またデータバスのみであって
もよい。同様にローカルＤＭＡバス４２】および共通バ
ス４２０はデータバスおよびアドレスバスをともに含ん
でもよく、また単にデータバスのみであってもよい。【
７たがって、入出力ボート４０１，４０２はともにデー
タ人出カポ−トおよびアドレス人出力ボート両者を含ん
でもよく、士なデータ入出力ボートのみを含んでもよい
。

上述の構成において、複数のプロセサ間のダイレクトメ
モリアクセスモードでのデータ転送時には制御信号φ１
の制御の下に、マルチプロセサ４０４は内部ＤＭＡバス
４１０を人出力ボート４０１へ接続する。このとき、第
２のマルチプロセサ４０５は制御信号φ２に応答して、
プログラムバス４１１を入出力ボート４０２へ接続する
。内部データメモリ１００と外部共有メモリ２０１との
ダイレクトメモリアクセスモードでのデータ転送の場合
には、制御信号φ１およびφ２の制御の下に内部ＤＭＡ
バス４１０が人出カポ−１−４０２へ接続される。この
制御信号φ１およびφ２は、このデータ転送モードに応
じて発生され、シーケンサ１０５およびダイレクトメモ
リアクセス制御装置１０３からの動作転送指定モードに
応答してバスコントローラ１０９からたとえば発生され
る。

したがってこの上述の構成においては、第１の入出力ボ
ート４０１を介して内部データメモリ１００ヘアクセス
が行なわれている場合、共通バス４２０は使用されてい
ないため、第２の入出力ポート４０２を介し°Ｃプログ
ラムバス４１１を介して内部データメモリと外部データ
メモリとの間でデータ転送を行なうことができる。この
プログラムバス４１１を介してのデータ転送はシーケ〉
すの制御の下に行なわれる。また、内部データメモリと
外部データメモリとの間のダイレクトメモリアクセスモ
ードでのデータ転送時には、マルチプレクサ４０４，４
０５の制御の機能により、内部ＤＭＡバス４１０が入出
力ボート４０２へ接続される。この構成により、ＤＭＡ
　（ダイレクトメモリアクセス）モードでの内部データ
メモリと外部データメモリとのデータ転送機能を損なう
ことなく、プロセサ間のデータ転送をダイレクトメモリ
アクセスモードで行なうとともにこれと並行してプログ
ラムバス４１１を介Ｌ２て内部データメモリと外部ダー
タメモリとの間でデータ転送を行なうことができる。し
たがって、より高速でデータ転送およびデータ処理を行
なうことが可能となり、システムのスルーブツトを改善
することができる。

［発明の効果コ 以上のように、この発明によれば、デジタルデータプロ
セサと外部データメモリとを接続する共通バスと、複数
のデジタルデータプロセサ間のデータ転送専用の口・−
カルバスとを設けるとともに、各デジタルデータプロセ
サ対応に、転送モード設定用のコントロールレジスタお
よび各データプロセサの状態確認用のステータスレジス
タを設け、このコントロールレジスタおよびステータス
レジスタの内容に従っ”Ｃデータ転送を行なうように構
成したので、低速の外部データメモリを介することなく
複数のデジタルデータプロセサ間でダイレクトメモリア
クセスモードでデータ転送を行なうことができ、高速で
デ・−夕転送を行なうことが可能となり、システムのス
ルーブツトが改善される。

また、複数のデジタルデルタプロセサ間のデータ転送専
用のローカルバスを設置ゴてこのバスを介してプロセサ
間データ転送を行なっているため、このプロセサ間デー
タ転送に関与していないデジタルデータブ１ゴセサは外
部データメモリへこのプロセサ間デー・夕転送と並列１
７てアクセスすることが可能となり、マルチプロセサシ
ステムにおけるデータ処理能力を改善することができる
。

さらに、プロセサ間データ転送時において各デジタルデ
ータレジスタの状態を示すコントロールレジスタおよび
ステータスレジタの内容を監視し、この監視結果に従っ
てデータ転送を行なっているため、ＩＲ−１１および１
対他のデータ転送モードでダイレクトメモリアクセスモ
ードデータ転送が可能となり、スルーブツトの高いマル
チプロセサシステムを得ることができる。

さらに、各デジクルデータプロセサにおいてローカルバ
スにつながる人出力ボートと外部メモリへアクセスする
ための人出力ボートとを別々に設けた場合、プロセサ間
のデータ転送と並行して同一のデジタルデータプロセサ
において外部メモリへのアクセスが可能となり、より高
速でデータ処理を行なうことが可能となり、スループッ
トの高いマルチプロセサシステムを得ることが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダ・イレクトメモリ
アクセスモードでのプロセサ間データ転送が可能なデジ
タルデータプロセサの概略構成名水す図である。第２図
はこの発明の一実施例であるダイレクトメモリアクセス
アクセス機能を備えるデジタルデータプロセサを用いて
構成されるマルチプロセサシステムの構成の一例を示す
図である。 第３図はこの発明の一実施例であるダイレクトメモリア
クセス機能を有するダイレクトメモリアクセス制御装置
の概略構成を示す図である。第４図はこの発明の一実施
例であるプロセサ間ダイレクトメモリアクセスモードで
のデータ転送をサポートするためのコントロールレジス
タの構成を示す図である。第５図はこの発明の一実施例
であるプロセサ間ダイレクトメモリアクセスモードでの
データ転送をサポートするための、各デジクルデータプ
ロセサの状態を監視するためのステータスレジスタの構
成の一例を示す図である。第６図はこの発明の−・実施
例であるブロセナ間ダイレクトメモリアクセスモードで
のデータ転送時における動作を示すフロー図である。第
７図はこの発明の他の実施例であるデジタルデータプロ
セサを用いたマルチプロセサシステムの構成を概略的に
示す図である。第８図はこの発明のさらに他の実施例で
あるプロセサ間データ転送機能を備えるデジタルデータ
プロセサの入出力部の構成を示す図である。 第９図は従来のマルチプロセサシステムの構成を概略的
に示す図である。第１０図は従来のダイ１７・クトメモ
リアクセスモードでのデータ転送機能を備えるデジタル
データプロセサの構成を概略的に示す図である。 図において、１００は内部データメモリ、１０３はダイ
レクトメモリアクセス制御装置、１０８は人出力インタ
ーフェイス回路、１０９はバスコントローラ、１５４は
内部アドレスバス、１５５は内部データバス、１５２ａ
、１５２ｂはダイレクトメモリアクセスモード時のアド
レス転送用内部ＤＭＡアドレバス、１５３はダイレクト
メモリアクセスモード時のデータを転送する内部ＤＭＡ
データバス、２００，２００ａ、２００ｂ、２００ｃ、
３００ａ、３００ｂ、３００ｅはデジタルデータプロセ
サ、２５０はコントロールレジスタ、２５１はステータ
スレジスタ、２６０はダイレクトメモリアクセスモード
データ転送制御部、２０１は外部データメモリ、２２０
，４２０は外部デ・−タメモリと各デジタルデータプロ
セサとを接続するデータバス、２２１は複数のプロセサ
間でのダイレクトメモリアクセスモードでのデータ転送
に用いられるローカルデータバス、２２２は外部データ
メモリ２０１と各デジタルデータプロセサとを接続する
アドレスバス、２１０ａ、２１０ｂ。 ２１０ｃおよび３１０ａ、３１０ｂ、３１０ｅはバスア
ービタ、２３１は、ダイ１／りトメモリアクセスモード
でのデータ転送了解信号伝達線、２３２はダイレクトメ
モリアクセスモードでのデータ転送要求信号伝達線、４
００は入出力インターフェイス回路、４０１，４０２は
それぞれローカルバスおよびメインバス（共通バス）４
２０に接続される入出力ボート、４０３はボート選択回
路、４０４．４０５はボート選択用のマルチプレクサで
ある。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）各々が内部メモリを有する複数のデジタルデータ
   プロセサと、前記複数のデジタルデータプロセサに第１
   のバスを介して共通に接続される少なくとも１個の外部
   共有メモリを含むマルチプロセサシステムにおいて、前
   記複数のデジタルデータプロセサの各々に対応して設け
   られるダイレクト・メモリ・アクセス制御装置であって
   、データ送出時に、前記第１のバスと異なるコントロー
   ルバス上にダイレクト・メモリ・アクセス要求信号を送
   出する手段、 データ受信時に、前記コントロールバスを介して与えら
   れたダイレクト・メモリ・アクセス要求信号に応答して
   、ダイレクト・メモリ・アクセス了解信号を前記コント
   ロールバス上に送出する手段、 与えられたダイレクト・メモリ・アクセス了解信号に応
   答して、自己が所属するデジタルデータプロセサ内に設
   けられた内部メモリへアクセスし、該内部メモリの情報
   を第２のバス上に読出す手段、および、 ダイレクト・メモリ・アクセス了解信号発生の後、自己
   が所属するデジタルデータプロセサ内の前記内部メモリ
   へアクセスし、前記第２のバス上に送出されているデー
   タを書込む手段を含み、前記第２のバスは前記第１のバ
   スおよび前記コントロールバスとは別に前記複数のデジ
   タルデータプロセサに共通に設けられ、前記第２のバス
   を介して複数のデジタルデータプロセサ間で直接データ
   の転送が行なわれる、マルチプロセサシステムにおける
   ダイレクト・メモリ・アクセス制御装置。
2. （２）前記ダイレクト・メモリ・アクセス制御装置は、
   前記複数のデジタルデータプロセサのうちの選択された
   デジタルデータプロセサ間の直接データ転送を行なう第
   １の転送モードに加えて、前記内部メモリと前記外部共
   有メモリとの間で直接データ転送を行なう第２の転送モ
   ードを有し、前記ダイレクト・メモリ・アクセス制御装
   置は、転送モード指示信号発生手段と、 前記転送モード指示信号に応答して、自己が所属するプ
   ロセサ内の内部メモリを前記第１のバスおよび前記第２
   のバスのいずれかへ選択的に接続するアービタ手段を含
   む請求項１ 記載のマルチプロセサシステムにおけるダイレクト・メ
   モリ・アクセス制御装置。