JPH06188352A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
- Publication number
- JPH06188352A JPH06188352A JP43A JP34181692A JPH06188352A JP H06188352 A JPH06188352 A JP H06188352A JP 43 A JP43 A JP 43A JP 34181692 A JP34181692 A JP 34181692A JP H06188352 A JPH06188352 A JP H06188352A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- lead
- resin
- plate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
- H10W70/427—Bent parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/442—Shapes or dispositions of multiple leadframes in a single chip
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】樹脂封止部の面積を増大させることなく、高周
波に適した樹脂封止半導体装置を提供すること。 【構成】半導体素子の信号系の端子に電気的に接続され
る第１のリードと、半導体素子の電源端子に電気的に接
続される板状の導体が、平行な二層構造になるように配
置させ、従来例よりもリード数を大幅に削減させてい
る。さらに、電源系のリードフレームの板状の導体に、
１つ以上の貫通孔を形成することにより、完全な面で形
成した板状の導体よりも電流の回り込みがなく均一な電
流分布にすることができる。
波に適した樹脂封止半導体装置を提供すること。 【構成】半導体素子の信号系の端子に電気的に接続され
る第１のリードと、半導体素子の電源端子に電気的に接
続される板状の導体が、平行な二層構造になるように配
置させ、従来例よりもリード数を大幅に削減させてい
る。さらに、電源系のリードフレームの板状の導体に、
１つ以上の貫通孔を形成することにより、完全な面で形
成した板状の導体よりも電流の回り込みがなく均一な電
流分布にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は樹脂封止型半導体装置の
構造に関するもので、特に高周波の分野で使用されるも
のである。
構造に関するもので、特に高周波の分野で使用されるも
のである。
【０００２】
【従来の技術】図９に示すのは、従来の樹脂封止型半導
体装置の断面図である。半導体素子１は半導体載置部２
の上に載置され、ワイヤー７によってリード部３と電気
的に接続されている。そして、この半導体素子１、半導
体載置部２、ワイヤー７、リード部３の一部が樹脂体６
によって封止されている。
体装置の断面図である。半導体素子１は半導体載置部２
の上に載置され、ワイヤー７によってリード部３と電気
的に接続されている。そして、この半導体素子１、半導
体載置部２、ワイヤー７、リード部３の一部が樹脂体６
によって封止されている。
【０００３】次に、製造方法を説明する。まず、矩形の
肉薄金属板を打ち抜き加工あるいはエッチング加工する
ことによって、半導体載置部２、リード部３、タイバー
８からなる図１０に示すようなリードフレーム９を形成
する。次に半導体載置部２に、半導体素子１を載置し、
この半導体素子１とリード部３とをワイヤー７で連結す
る。その後、半導体素子１、半導体載置部２、リード部
３を、上述の内側のタイバー８より半導体素子１側の部
分において樹脂封止し、リード部３の半導体素子１から
離れた端部を露出させる。その後、リード部３の半導体
素子１から離れた端部を連結しているタイバー８を切断
し、曲げ加工を行うことによって、図１０のような構造
としていた。
肉薄金属板を打ち抜き加工あるいはエッチング加工する
ことによって、半導体載置部２、リード部３、タイバー
８からなる図１０に示すようなリードフレーム９を形成
する。次に半導体載置部２に、半導体素子１を載置し、
この半導体素子１とリード部３とをワイヤー７で連結す
る。その後、半導体素子１、半導体載置部２、リード部
３を、上述の内側のタイバー８より半導体素子１側の部
分において樹脂封止し、リード部３の半導体素子１から
離れた端部を露出させる。その後、リード部３の半導体
素子１から離れた端部を連結しているタイバー８を切断
し、曲げ加工を行うことによって、図１０のような構造
としていた。
【０００４】このような樹脂封止型半導体装置に、数百
キロヘルツ以上の周波数での動作が必要な半導体素子を
載置する場合には、信号の反射やノイズの発生を抑える
ために、半導体素子の電源端子に接続されるリードと、
信号系の端子に接続されるリードとを交互に配置してい
た。
キロヘルツ以上の周波数での動作が必要な半導体素子を
載置する場合には、信号の反射やノイズの発生を抑える
ために、半導体素子の電源端子に接続されるリードと、
信号系の端子に接続されるリードとを交互に配置してい
た。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の数百キロヘルツ以上の周波数での動作が必要な半導体
素子が載置された樹脂封止型半導体装置においては、反
射やノイズの発生を抑えるために、半導体素子の電源端
子に接続されるリードと、信号系の端子に接続されるリ
ードとを交互に配置する必要があった。しかしながら、
この配置方法では信号の種類の増加のおよそ２倍のリー
ド本数が必要となるため、リードのピッチや太さを維持
するためには、当然リードの配置される平面の面積を大
きなものとする必要があった。リードの配置される平面
の面積を大きくしてリードのピッチや太さを維持すれ
ば、リード長を長くする必要があり、パッケージ内の伝
送遅延時間が増大する。また、リード長や加工上の端面
のバラツキが原因となって、信号の反射を抑制するため
の特性インピーダンスの最適値（５０Ω）が得られなく
なる。一方、電源端子に接続されるリードのピッチを狭
くすると、インダクタンス成分が大きく、電流の変動が
生じる。本発明はこれらの欠点を除去し、樹脂封止部の
面積を増大させることなく、高周波に適した樹脂封止半
導体装置を提供するものである。
の数百キロヘルツ以上の周波数での動作が必要な半導体
素子が載置された樹脂封止型半導体装置においては、反
射やノイズの発生を抑えるために、半導体素子の電源端
子に接続されるリードと、信号系の端子に接続されるリ
ードとを交互に配置する必要があった。しかしながら、
この配置方法では信号の種類の増加のおよそ２倍のリー
ド本数が必要となるため、リードのピッチや太さを維持
するためには、当然リードの配置される平面の面積を大
きなものとする必要があった。リードの配置される平面
の面積を大きくしてリードのピッチや太さを維持すれ
ば、リード長を長くする必要があり、パッケージ内の伝
送遅延時間が増大する。また、リード長や加工上の端面
のバラツキが原因となって、信号の反射を抑制するため
の特性インピーダンスの最適値（５０Ω）が得られなく
なる。一方、電源端子に接続されるリードのピッチを狭
くすると、インダクタンス成分が大きく、電流の変動が
生じる。本発明はこれらの欠点を除去し、樹脂封止部の
面積を増大させることなく、高周波に適した樹脂封止半
導体装置を提供するものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では複数の信号系の端子と複数の電源端子を
一表面に備える少なくとも１つの板状の半導体素子と、
前記半導体素子の複数の信号系の端子に電気的に接続さ
れ、前記半導体素子の一表面と同一あるいは平行な平面
上にあり、前記半導体素子から外方に伸びる複数の第１
のリードと、前記半導体素子の電源端子に電気的に接続
され、前記半導体素子の一表面と同一あるいは平行な平
面上にあり、前記第１のリードと空間的に隔てられ、前
記第１のリードと電気的に絶縁された板状の導体と、前
記板状の導体と接続して形成され、前記半導体素子の一
表面と同一あるいは平行な平面にある複数の第２のリー
ドと、前記半導体素子および板状の導体を封止すると共
に、前記第１のリードおよび前記第２のリードの前記半
導体素子から離れた側の端部の一部を残して封止する樹
脂部とを具備する樹脂封止型半導体装置とを提供してい
る。
に、本発明では複数の信号系の端子と複数の電源端子を
一表面に備える少なくとも１つの板状の半導体素子と、
前記半導体素子の複数の信号系の端子に電気的に接続さ
れ、前記半導体素子の一表面と同一あるいは平行な平面
上にあり、前記半導体素子から外方に伸びる複数の第１
のリードと、前記半導体素子の電源端子に電気的に接続
され、前記半導体素子の一表面と同一あるいは平行な平
面上にあり、前記第１のリードと空間的に隔てられ、前
記第１のリードと電気的に絶縁された板状の導体と、前
記板状の導体と接続して形成され、前記半導体素子の一
表面と同一あるいは平行な平面にある複数の第２のリー
ドと、前記半導体素子および板状の導体を封止すると共
に、前記第１のリードおよび前記第２のリードの前記半
導体素子から離れた側の端部の一部を残して封止する樹
脂部とを具備する樹脂封止型半導体装置とを提供してい
る。
【０００７】そして、本発明によって形成される樹脂封
止型半導体装置が従来技術の製品と同様に取り扱えるよ
うに、前記樹脂部から導出された前記第１のリードと前
記第２のリードが樹脂体の外部で同一平面上に位置する
ことを特徴とする樹脂封止型半導体装置を提供してい
る。また、上記板状の導体に一つ以上の貫通孔を設ける
ことで、電流密度を制御させることも可能である。
止型半導体装置が従来技術の製品と同様に取り扱えるよ
うに、前記樹脂部から導出された前記第１のリードと前
記第２のリードが樹脂体の外部で同一平面上に位置する
ことを特徴とする樹脂封止型半導体装置を提供してい
る。また、上記板状の導体に一つ以上の貫通孔を設ける
ことで、電流密度を制御させることも可能である。
【０００８】さらに、マルチチップ化の際には、半導体
載置部を空間的に離間させて複数個形成し、そのそれぞ
れに半導体素子を載置させることによって、半導体素子
間の影響を少なくすることができる。
載置部を空間的に離間させて複数個形成し、そのそれぞ
れに半導体素子を載置させることによって、半導体素子
間の影響を少なくすることができる。
【０００９】それから、半導体素子の信号系の端子と前
記第１のリードの間と、前記半導体素子の電源端子と前
記板状の導体の間とがバンプによって接続されているこ
とを特徴とする樹脂封止型半導体装置を提供し、半導体
載置部を備えないフィリップチップ型の半導体装置への
応用としている。
記第１のリードの間と、前記半導体素子の電源端子と前
記板状の導体の間とがバンプによって接続されているこ
とを特徴とする樹脂封止型半導体装置を提供し、半導体
載置部を備えないフィリップチップ型の半導体装置への
応用としている。
【００１０】
【作用】このように、本発明では、半導体素子の信号系
の端子に電気的に接続される第１のリードと、半導体素
子の電源端子に電気的に接続される板状の導体が、平行
な二層構造になるように配置させている。このように配
置されたものにおいては、必要なリード本数が外部端子
として必要な本数のみで済み、従来例よりもリード数の
大幅な削減が可能となる。これにより、信号系のリード
長が短くなり、遅延時間の短縮が可能となる。また、二
層にしたことで信号の反射を抑える特性インピーダンス
を最適値にすることが容易となる。さらに、板状の導体
を用いたことで電源系の面積を大きくとることが可能に
なり、抵抗成分を小さくすることができる。
の端子に電気的に接続される第１のリードと、半導体素
子の電源端子に電気的に接続される板状の導体が、平行
な二層構造になるように配置させている。このように配
置されたものにおいては、必要なリード本数が外部端子
として必要な本数のみで済み、従来例よりもリード数の
大幅な削減が可能となる。これにより、信号系のリード
長が短くなり、遅延時間の短縮が可能となる。また、二
層にしたことで信号の反射を抑える特性インピーダンス
を最適値にすることが容易となる。さらに、板状の導体
を用いたことで電源系の面積を大きくとることが可能に
なり、抵抗成分を小さくすることができる。
【００１１】さらに、電源系のリードフレームの板状の
導体に、１つ以上の貫通孔を形成することにより、完全
な面で形成した板状の導体よりも電流の回り込みがなく
均一な電流分布にすることができ、インダクタンス成分
をさらに減少させることができる。
導体に、１つ以上の貫通孔を形成することにより、完全
な面で形成した板状の導体よりも電流の回り込みがなく
均一な電流分布にすることができ、インダクタンス成分
をさらに減少させることができる。
【００１２】また、複数の半導体載置部を空間的に離間
して形成し、その上に半導体素子をマウントすることに
よって、半導体素子間の影響を少なくすることができ、
マルチチップ化の際の多品種、短期間開発体制に対応す
ることができる。
して形成し、その上に半導体素子をマウントすることに
よって、半導体素子間の影響を少なくすることができ、
マルチチップ化の際の多品種、短期間開発体制に対応す
ることができる。
【００１３】そして、半導体載置部をもたないフィリッ
プチップ型の半導体装置では、半導体載置部を備える半
導体装置よりさらに板状の導体の面積を拡大することが
でき、抵抗成分を小さくすることができる。
プチップ型の半導体装置では、半導体載置部を備える半
導体装置よりさらに板状の導体の面積を拡大することが
でき、抵抗成分を小さくすることができる。
【００１４】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。
説明する。
【００１５】図１に示すのは本発明第１の実施例を示す
断面図である。信号系の端子および電源端子を備える半
導体素子１は、四角形の板状の半導体載置部２に載置さ
れている。半導体載置部２に平行に位置する第１のリー
ド部３は、ワイヤー７によって半導体素子１の信号系の
端子に電気的に接続されている。半導体載置部２と同一
の平面にある板状の導体５は、ワイヤー７によって半導
体素子１の電源端子に電気的に接続されている。板状の
導体５の半導体載置部２から離れた側の端部には、第２
のリード部４が形成されている。そして、この半導体素
子１、半導体載置部２、板状の導体５、ワイヤー７の全
体と、第１のリード部３および第２のリード部４の半導
体素子１から離れた側の端部を除く部分とが、樹脂体６
で覆われた構造となっている。この第２のリード部４に
は曲げ加工がなされており、樹脂体６の外部では、第１
のリード部３と第２のリード部４の高さは揃っている。
断面図である。信号系の端子および電源端子を備える半
導体素子１は、四角形の板状の半導体載置部２に載置さ
れている。半導体載置部２に平行に位置する第１のリー
ド部３は、ワイヤー７によって半導体素子１の信号系の
端子に電気的に接続されている。半導体載置部２と同一
の平面にある板状の導体５は、ワイヤー７によって半導
体素子１の電源端子に電気的に接続されている。板状の
導体５の半導体載置部２から離れた側の端部には、第２
のリード部４が形成されている。そして、この半導体素
子１、半導体載置部２、板状の導体５、ワイヤー７の全
体と、第１のリード部３および第２のリード部４の半導
体素子１から離れた側の端部を除く部分とが、樹脂体６
で覆われた構造となっている。この第２のリード部４に
は曲げ加工がなされており、樹脂体６の外部では、第１
のリード部３と第２のリード部４の高さは揃っている。
【００１６】次に、製造工程を説明する。従来の技術同
様に、肉薄金属板に打ち抜き加工あるいはエッチング加
工を施して、第１のリードフレーム９、第２のリードフ
レーム１０を形成する。図２に示すのは、第１のリード
フレーム９の上面図である。第１のリードフレーム９の
外枠からは、信号系の端子に接続されるリードが放射状
に伸び、第１のリード部３を形成している。第１のリー
ド部３の各リードの間には、リード間を結合し、樹脂封
止時の樹脂流出を防止するためのタイバー８が形成され
ている。図３に示すのは、第２のリードフレーム１０の
上面図である。半導体を載置する四角形の板が、その四
角形のそれぞれの角から第２のリードフレームの外枠に
達する４本の支持部に支持され、半導体載置部２を形成
している。半導体素子１の電源端子と電気的に接続され
る４枚の板状の導体５は、第２のリード部４によって支
持されている。この板状の導体５は電源系の面積を大き
くし、抵抗成分を小さくすることを目的とするものなの
で、できるだけ広い面積をとることが望ましい。本実施
例では板状の導体５は電源系の半導体載置部２および第
２のリードフレーム１０の外枠に間隔をおいて囲まれて
いるので、上面の形状が台形となっている。第２のリー
ド部４には曲げ加工がなされている。この第２のリード
フレーム１０の上に第１のリードフレーム９を重ね合わ
せる。図４に示すのは、この第１のリードフレーム９と
第２のリードフレーム１０を重ね合わせた場合の斜視図
である。第１のリード部３と板状の導体５が二層構造を
なし、かつ第１のリード部３と第２のリード部４が、前
述した第２のリード部４の曲げ加工の位置の外側で、同
一の高さに揃っている。このような二層構造にすること
で、信号の反射を抑える特性インピーダンスを最適値に
することが容易となる。このとき、本実施例では接着剤
などを用いた接着は行わず、同じ大きさの第１のリード
フレーム９と第２のリードフレーム１０を重ね合わせて
いるだけだが、必要に応じて２枚を接着することによ
り、取り扱いを容易にすることもできる。アウターリー
ドに関しては、実装上、従来製品と同様の取扱いができ
ることが望ましい。ゆえに信号系の端子に接続されたア
ウターリードと、電源端子に接続されたアウターリード
が同一の高さに揃うように成形することが要求される。
第２のリード部４には、前述したような曲げ加工がなさ
れているので、第１のリード部３と第２のリード部４
は、樹脂体６の外部で位置が揃うこととなり、実装の
際、従来の製品と同様に取り扱うことができる。このと
き、アウターリード間の距離が短くなるため、著しい信
号の反射やノイズが発生しないように、二層のインナー
リードの層の間隔やインナーリード間の幅を設定する必
要がある。
様に、肉薄金属板に打ち抜き加工あるいはエッチング加
工を施して、第１のリードフレーム９、第２のリードフ
レーム１０を形成する。図２に示すのは、第１のリード
フレーム９の上面図である。第１のリードフレーム９の
外枠からは、信号系の端子に接続されるリードが放射状
に伸び、第１のリード部３を形成している。第１のリー
ド部３の各リードの間には、リード間を結合し、樹脂封
止時の樹脂流出を防止するためのタイバー８が形成され
ている。図３に示すのは、第２のリードフレーム１０の
上面図である。半導体を載置する四角形の板が、その四
角形のそれぞれの角から第２のリードフレームの外枠に
達する４本の支持部に支持され、半導体載置部２を形成
している。半導体素子１の電源端子と電気的に接続され
る４枚の板状の導体５は、第２のリード部４によって支
持されている。この板状の導体５は電源系の面積を大き
くし、抵抗成分を小さくすることを目的とするものなの
で、できるだけ広い面積をとることが望ましい。本実施
例では板状の導体５は電源系の半導体載置部２および第
２のリードフレーム１０の外枠に間隔をおいて囲まれて
いるので、上面の形状が台形となっている。第２のリー
ド部４には曲げ加工がなされている。この第２のリード
フレーム１０の上に第１のリードフレーム９を重ね合わ
せる。図４に示すのは、この第１のリードフレーム９と
第２のリードフレーム１０を重ね合わせた場合の斜視図
である。第１のリード部３と板状の導体５が二層構造を
なし、かつ第１のリード部３と第２のリード部４が、前
述した第２のリード部４の曲げ加工の位置の外側で、同
一の高さに揃っている。このような二層構造にすること
で、信号の反射を抑える特性インピーダンスを最適値に
することが容易となる。このとき、本実施例では接着剤
などを用いた接着は行わず、同じ大きさの第１のリード
フレーム９と第２のリードフレーム１０を重ね合わせて
いるだけだが、必要に応じて２枚を接着することによ
り、取り扱いを容易にすることもできる。アウターリー
ドに関しては、実装上、従来製品と同様の取扱いができ
ることが望ましい。ゆえに信号系の端子に接続されたア
ウターリードと、電源端子に接続されたアウターリード
が同一の高さに揃うように成形することが要求される。
第２のリード部４には、前述したような曲げ加工がなさ
れているので、第１のリード部３と第２のリード部４
は、樹脂体６の外部で位置が揃うこととなり、実装の
際、従来の製品と同様に取り扱うことができる。このと
き、アウターリード間の距離が短くなるため、著しい信
号の反射やノイズが発生しないように、二層のインナー
リードの層の間隔やインナーリード間の幅を設定する必
要がある。
【００１７】このようにして形成されたリードフレーム
の半導体載置部２に半導体素子１をマウントし、半導体
素子１の信号系の端子と第１のリード部３、半導体素子
１の電源端子と板状の導体５をそれぞれワイヤボンディ
ングし、樹脂部６で樹脂封止した後、リード部３の半導
体素子１から離れた端部を連結しているタイバー８を切
断し、曲げ加工を行うことによって、図１に示すような
構造としている。
の半導体載置部２に半導体素子１をマウントし、半導体
素子１の信号系の端子と第１のリード部３、半導体素子
１の電源端子と板状の導体５をそれぞれワイヤボンディ
ングし、樹脂部６で樹脂封止した後、リード部３の半導
体素子１から離れた端部を連結しているタイバー８を切
断し、曲げ加工を行うことによって、図１に示すような
構造としている。
【００１８】本実施例では、半導体載置部２を第２のリ
ードフレーム１０に支持させているが、これは第１のリ
ードフレーム９に支持させても構わない。また、曲げ加
工は第２のリード部４ではなく第１のリード部３に施す
ことも可能である。さらに、第１のリードフレーム９と
第２のリードフレーム１０の位置関係は、第１のリード
部３と板状の導体５が二層構造になることが重要である
ので、リードと電極の間の電気的な接続が適正に行うこ
とができるものであれば、上下を逆にしても同様の効果
が得られる。
ードフレーム１０に支持させているが、これは第１のリ
ードフレーム９に支持させても構わない。また、曲げ加
工は第２のリード部４ではなく第１のリード部３に施す
ことも可能である。さらに、第１のリードフレーム９と
第２のリードフレーム１０の位置関係は、第１のリード
部３と板状の導体５が二層構造になることが重要である
ので、リードと電極の間の電気的な接続が適正に行うこ
とができるものであれば、上下を逆にしても同様の効果
が得られる。
【００１９】このようにして作成した樹脂封止型半導体
装置では、図５のグラフに示すように、従来の樹脂封止
型半導体装置と比較して、パッケージサイズの縮小や接
続端子数の削減が可能となる。
装置では、図５のグラフに示すように、従来の樹脂封止
型半導体装置と比較して、パッケージサイズの縮小や接
続端子数の削減が可能となる。
【００２０】図６に示すのは、本発明第２の実施例であ
る。これは、第２のリードフレーム１０を形成する際、
板状の導体５が格子状になるよう、貫通孔をうちぬいた
ものである。それ以外の工程は第１の実施例と同様にし
て実現される。このようにして形成された樹脂封止型半
導体装置においては、第２のリード部４と、板状の導体
５のワイヤー（図示せず）との接点の間の電流密度を制
御することが可能となるので、この間のインダクタンス
成分を低減することができる。
る。これは、第２のリードフレーム１０を形成する際、
板状の導体５が格子状になるよう、貫通孔をうちぬいた
ものである。それ以外の工程は第１の実施例と同様にし
て実現される。このようにして形成された樹脂封止型半
導体装置においては、第２のリード部４と、板状の導体
５のワイヤー（図示せず）との接点の間の電流密度を制
御することが可能となるので、この間のインダクタンス
成分を低減することができる。
【００２１】本実施例では、板状の導体５が格子状にな
るように加工をしたが、このときに形成する貫通孔は、
第２のリード部４と、板状の導体５のワイヤー（図示せ
ず）との接点の間の電流の回り込みがなく、電流密度を
制御することができるものであれば、円形などの他の形
に打ち抜いても構わない。
るように加工をしたが、このときに形成する貫通孔は、
第２のリード部４と、板状の導体５のワイヤー（図示せ
ず）との接点の間の電流の回り込みがなく、電流密度を
制御することができるものであれば、円形などの他の形
に打ち抜いても構わない。
【００２２】図７に示すのは、本発明第３の実施例の断
面図であり、複数の半導体素子を載置した樹脂封止型半
導体装置に関するものである。半導体素子１を載置する
半導体載置部２と、半導体素子１および半導体素子１１
の信号系の端子に接続される第１のリード部が、高さを
揃えて形成されている。半導体素子１１を載置する半導
体載置部１２と、半導体素子１および半導体素子１１の
電源端子に接続される板状の導体が、半導体載置部２お
よび第１のリード部と平行な高さで形成されている。板
状の導体５の半導体載置部１２から離れた側の端部に
は、第２のリード部４が形成されている。半導体素子１
および半導体素子１１の信号系の端子と第１のリード部
３の間と、半導体素子１および半導体素子１１の電源端
子と板状の導体５の間は、ワイヤー７で接続されてい
る。そして、この半導体素子１、半導体素子１１、半導
体載置部２、半導体載置部１２、板状の導体５、ワイヤ
ー７の全体と、第１のリード部３および第２のリード部
４の半導体素子１から離れた側の端部を除く部分とが、
樹脂体６で覆われた構造となっている。この第２のリー
ド部４には曲げ加工がなされており、樹脂体６の外部で
は、第１のリード部３と第２のリード部４の高さは揃っ
ている。
面図であり、複数の半導体素子を載置した樹脂封止型半
導体装置に関するものである。半導体素子１を載置する
半導体載置部２と、半導体素子１および半導体素子１１
の信号系の端子に接続される第１のリード部が、高さを
揃えて形成されている。半導体素子１１を載置する半導
体載置部１２と、半導体素子１および半導体素子１１の
電源端子に接続される板状の導体が、半導体載置部２お
よび第１のリード部と平行な高さで形成されている。板
状の導体５の半導体載置部１２から離れた側の端部に
は、第２のリード部４が形成されている。半導体素子１
および半導体素子１１の信号系の端子と第１のリード部
３の間と、半導体素子１および半導体素子１１の電源端
子と板状の導体５の間は、ワイヤー７で接続されてい
る。そして、この半導体素子１、半導体素子１１、半導
体載置部２、半導体載置部１２、板状の導体５、ワイヤ
ー７の全体と、第１のリード部３および第２のリード部
４の半導体素子１から離れた側の端部を除く部分とが、
樹脂体６で覆われた構造となっている。この第２のリー
ド部４には曲げ加工がなされており、樹脂体６の外部で
は、第１のリード部３と第２のリード部４の高さは揃っ
ている。
【００２３】本実施例の製造工程では、半導体載置部２
と第１のリード部３とを支持する第１のリードフレーム
（図示せず）と、板状の導体５と半導体載置部１２と第
２のリード部４とを支持する第２のリードフレーム（図
示せず）を用いて、２つの半導体素子１、１１を載置す
る樹脂封止型半導体装置を形成している。
と第１のリード部３とを支持する第１のリードフレーム
（図示せず）と、板状の導体５と半導体載置部１２と第
２のリード部４とを支持する第２のリードフレーム（図
示せず）を用いて、２つの半導体素子１、１１を載置す
る樹脂封止型半導体装置を形成している。
【００２４】このように、本実施例では、複数の半導体
素子を高さを変えて載置することで、発熱の高い半導体
素子とその他の半導体素子を離間させることができる。
これにより、マルチチップ化の際に半導体素子間に生ず
る影響を従来技術よりも緩和させることができる。特に
発熱の高い半導体素子を使用する場合には、半導体載置
部２、１２を樹脂表面に露出することも可能である。本
実施例では、２つの半導体素子を用いたが、半導体載置
部２、１２の大きさや形を変えることにより、もっと多
くの半導体素子を載置することもできる。このような配
置にすることにより、マルチチップ化の際の多品種、短
期間開発体制に対応することができる。
素子を高さを変えて載置することで、発熱の高い半導体
素子とその他の半導体素子を離間させることができる。
これにより、マルチチップ化の際に半導体素子間に生ず
る影響を従来技術よりも緩和させることができる。特に
発熱の高い半導体素子を使用する場合には、半導体載置
部２、１２を樹脂表面に露出することも可能である。本
実施例では、２つの半導体素子を用いたが、半導体載置
部２、１２の大きさや形を変えることにより、もっと多
くの半導体素子を載置することもできる。このような配
置にすることにより、マルチチップ化の際の多品種、短
期間開発体制に対応することができる。
【００２５】図８に示すのは、本発明第４の実施例の断
面図である。本実施例では、第１のリード部３と半導体
素子の信号系の端子との間と、板状の導体５に形成した
接続部１５と半導体素子１の電源端子との間をバンプ１
３によって接合させたフリップチップ型の樹脂封止型半
導体装置を提供している。本実施例では、半導体素子１
の信号系の端子に接続する第１のリード部３を支持する
第１のリードフレームと、半導体素子の電源端子に接続
する板状の導体５および第２のリード部４を支持する第
２のリードフレームを用いている。このとき、第１のリ
ード部３と板状の導体５の高さが異なっているので、こ
のままではバンプによる接続ができない。そこで板状の
導体５の半導体素子１の電源端子と接触させる部分に
は、切り込みをいれ、曲げ加工を行うことによって接続
部１５を形成し、第１のリード部３と接続部１５の高さ
を揃えている。
面図である。本実施例では、第１のリード部３と半導体
素子の信号系の端子との間と、板状の導体５に形成した
接続部１５と半導体素子１の電源端子との間をバンプ１
３によって接合させたフリップチップ型の樹脂封止型半
導体装置を提供している。本実施例では、半導体素子１
の信号系の端子に接続する第１のリード部３を支持する
第１のリードフレームと、半導体素子の電源端子に接続
する板状の導体５および第２のリード部４を支持する第
２のリードフレームを用いている。このとき、第１のリ
ード部３と板状の導体５の高さが異なっているので、こ
のままではバンプによる接続ができない。そこで板状の
導体５の半導体素子１の電源端子と接触させる部分に
は、切り込みをいれ、曲げ加工を行うことによって接続
部１５を形成し、第１のリード部３と接続部１５の高さ
を揃えている。
【００２６】このように本発明は、半導体載置部をもた
ない構造の樹脂封止型半導体装置にも応用することがで
きる。このような形状にすることで、ワイヤボンディン
グが不要となり、ボンディングワイヤの抵抗や、ワイヤ
と端子、あるいはワイヤとリードの間の電気的なバラツ
キを考慮する必要がなくなるので、より性能のよい樹脂
封止型半導体装置を供給することができる。また、電源
系の面積をさらに大きくとることが可能になり、抵抗成
分を小さくすることができる。
ない構造の樹脂封止型半導体装置にも応用することがで
きる。このような形状にすることで、ワイヤボンディン
グが不要となり、ボンディングワイヤの抵抗や、ワイヤ
と端子、あるいはワイヤとリードの間の電気的なバラツ
キを考慮する必要がなくなるので、より性能のよい樹脂
封止型半導体装置を供給することができる。また、電源
系の面積をさらに大きくとることが可能になり、抵抗成
分を小さくすることができる。
【００２７】
【発明の効果】以上説明したように、本発明では、リー
ドフレームを信号系と電源系の２枚に分けて形成し、信
号系のリード部と電源系の板状の導体が二層になるよう
に接合しているので、従来例よりも大幅なリード数の削
減が可能となり、装置の小型化が可能となる。これによ
り、信号系のリード長が短くなり、遅延時間の短縮が可
能となる。また、二層にしたことで信号の反射を抑える
特性インピーダンスを最適値にすることが容易となる。
さらに、従来のインナーリードよりも面積の広い板状の
導体と半導体素子の電源系の端子とを接続しているの
で、抵抗成分を小さくすることができる。
ドフレームを信号系と電源系の２枚に分けて形成し、信
号系のリード部と電源系の板状の導体が二層になるよう
に接合しているので、従来例よりも大幅なリード数の削
減が可能となり、装置の小型化が可能となる。これによ
り、信号系のリード長が短くなり、遅延時間の短縮が可
能となる。また、二層にしたことで信号の反射を抑える
特性インピーダンスを最適値にすることが容易となる。
さらに、従来のインナーリードよりも面積の広い板状の
導体と半導体素子の電源系の端子とを接続しているの
で、抵抗成分を小さくすることができる。
【００２８】そして、アウターリードの形状を信号系と
電源系が同一平面上になるよう形成することで、完成し
た樹脂封止型半導体装置を基板に搭載する際に従来のも
のと同様な取扱いができる。
電源系が同一平面上になるよう形成することで、完成し
た樹脂封止型半導体装置を基板に搭載する際に従来のも
のと同様な取扱いができる。
【図１】本発明の第１の実施例における樹脂封止型半導
体装置の断面図
体装置の断面図
【図２】本発明の第１の実施例における第１のリードフ
レームの上面図
レームの上面図
【図３】本発明の第１の実施例における第２のリードフ
レームの上面図
レームの上面図
【図４】本発明の第１の実施例におけるリードフレーム
の層状状態を示す斜視図
の層状状態を示す斜視図
【図５】本発明と従来技術のパッケージサイズと接続端
子数を比較するグラフ
子数を比較するグラフ
【図６】本発明の第２の実施例における第２のリードフ
レームの上面図
レームの上面図
【図７】本発明の第３の実施例における樹脂封止型半導
体装置の断面図
体装置の断面図
【図８】本発明の第４の実施例における樹脂封止型半導
体装置の断面図
体装置の断面図
【図９】従来の樹脂封止型半導体装置の断面図
【図１０】従来のリードフレームの上面図
１…半導体素子 ２…半導体載置部 ３…第１のリード部 ４…第２のリード部 ５…板状の導体 ６…樹脂部 ７…ワイヤー ８…タイバー ９…第１のリードフレーム １０…第２のリードフレーム
Claims (6)
- 【請求項１】複数の信号系の端子と複数の電源端子を一
表面に備える少なくとも１つの板状の半導体素子と、 前記半導体素子の複数の信号系の端子に電気的に接続さ
れ、前記半導体素子の一表面と同一あるいは平行な平面
上にあり、前記半導体素子から外方に伸びる複数の第１
のリードと、 前記半導体素子の電源端子に電気的に接続され、前記半
導体素子の一表面と同一あるいは平行な平面上にあり、
前記第１のリードと空間的に隔てられ、前記第１のリー
ドと電気的に絶縁された板状の導体と、 前記板状の導体と接続して形成され、前記半導体素子の
一表面と同一あるいは平行な平面にある複数の第２のリ
ードと、 前記半導体素子および板状の導体を封止すると共に、前
記第１のリードおよび前記第２のリードの前記半導体素
子から離れた側の端部の一部を残して封止する樹脂部と
を具備する樹脂封止型半導体装置。 - 【請求項２】前記樹脂部から導出された前記第１のリー
ドと前記第２のリードが樹脂体の外部で同一平面上に位
置することを特徴とする請求項１記載の樹脂封止型半導
体装置。 - 【請求項３】電流密度を制御するための一つ以上の貫通
孔を板状の導体に設けたことを特徴とする請求項１およ
び請求項２記載の樹脂封止型半導体装置。 - 【請求項４】前記半導体素子は少なくとも１つの板状の
載置部に載置されていることを特徴とする請求項１乃至
請求項３記載の樹脂封止型半導体装置。 - 【請求項５】前記載置部が空間的に離れて複数個形成さ
れ、各載置部に載置された複数の前記半導体素子の間が
離間していることを特徴とする請求項４記載の樹脂封止
型半導体装置。 - 【請求項６】前記半導体素子の信号系の端子と前記第１
のリードの間と、前記半導体素子の電源端子と前記板状
の導体の間とがバンプによって接続されていることを特
徴とする請求項１乃至請求項３記載の樹脂封止型半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341816A JP2732767B2 (ja) | 1992-12-22 | 1992-12-22 | 樹脂封止型半導体装置 |
| US08/140,325 US5420459A (en) | 1992-12-22 | 1993-10-22 | Resin encapsulation type semiconductor device having an improved lead configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341816A JP2732767B2 (ja) | 1992-12-22 | 1992-12-22 | 樹脂封止型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188352A true JPH06188352A (ja) | 1994-07-08 |
| JP2732767B2 JP2732767B2 (ja) | 1998-03-30 |
Family
ID=18348983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341816A Expired - Fee Related JP2732767B2 (ja) | 1992-12-22 | 1992-12-22 | 樹脂封止型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420459A (ja) |
| JP (1) | JP2732767B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312367A (ja) * | 1996-05-23 | 1997-12-02 | Mitsubishi Electric Corp | 高周波半導体装置 |
| US5859387A (en) * | 1996-11-29 | 1999-01-12 | Allegro Microsystems, Inc. | Semiconductor device leadframe die attach pad having a raised bond pad |
| US6239480B1 (en) * | 1998-07-06 | 2001-05-29 | Clear Logic, Inc. | Modified lead frame for improved parallelism of a die to package |
| US6762067B1 (en) * | 2000-01-18 | 2004-07-13 | Fairchild Semiconductor Corporation | Method of packaging a plurality of devices utilizing a plurality of lead frames coupled together by rails |
| SG105544A1 (en) * | 2002-04-19 | 2004-08-27 | Micron Technology Inc | Ultrathin leadframe bga circuit package |
| US7619307B1 (en) * | 2008-06-05 | 2009-11-17 | Powertech Technology Inc. | Leadframe-based semiconductor package having arched bend in a supporting bar and leadframe for the package |
| US8859339B2 (en) | 2008-07-09 | 2014-10-14 | Freescale Semiconductor, Inc. | Mold chase |
| US20130249071A1 (en) * | 2010-09-07 | 2013-09-26 | Jinzhong Yao | Semiconductor device and method of assembling same |
| WO2013171996A1 (ja) * | 2012-05-16 | 2013-11-21 | パナソニック株式会社 | 電力用半導体モジュール |
| CN105719975B (zh) | 2014-08-15 | 2019-01-08 | 恩智浦美国有限公司 | 半导体封装的浮动模制工具 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818949A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | 半導体装置 |
| US4680613A (en) * | 1983-12-01 | 1987-07-14 | Fairchild Semiconductor Corporation | Low impedance package for integrated circuit die |
| US4862246A (en) * | 1984-09-26 | 1989-08-29 | Hitachi, Ltd. | Semiconductor device lead frame with etched through holes |
| US4942452A (en) * | 1987-02-25 | 1990-07-17 | Hitachi, Ltd. | Lead frame and semiconductor device |
| US5084753A (en) * | 1989-01-23 | 1992-01-28 | Analog Devices, Inc. | Packaging for multiple chips on a single leadframe |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| JPH0793400B2 (ja) * | 1990-03-06 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
| US5196725A (en) * | 1990-06-11 | 1993-03-23 | Hitachi Cable Limited | High pin count and multi-layer wiring lead frame |
| JPH04290259A (ja) * | 1991-03-19 | 1992-10-14 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| US5281849A (en) * | 1991-05-07 | 1994-01-25 | Singh Deo Narendra N | Semiconductor package with segmented lead frame |
| US5220195A (en) * | 1991-12-19 | 1993-06-15 | Motorola, Inc. | Semiconductor device having a multilayer leadframe with full power and ground planes |
| US5331200A (en) * | 1992-09-30 | 1994-07-19 | Texas Instruments Incorporated | Lead-on-chip inner lead bonding lead frame method and apparatus |
| US5283717A (en) * | 1992-12-04 | 1994-02-01 | Sgs-Thomson Microelectronics, Inc. | Circuit assembly having interposer lead frame |
| US5294902A (en) * | 1993-06-14 | 1994-03-15 | General Electric Company | Fail-safe residential circuit breaker |
-
1992
- 1992-12-22 JP JP4341816A patent/JP2732767B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-22 US US08/140,325 patent/US5420459A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5420459A (en) | 1995-05-30 |
| JP2732767B2 (ja) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6229205B1 (en) | Semiconductor device package having twice-bent tie bar and small die pad | |
| US6830961B2 (en) | Methods for leads under chip in conventional IC package | |
| US5554886A (en) | Lead frame and semiconductor package with such lead frame | |
| KR100328143B1 (ko) | 계층화된 도전 평면을 갖는 리드 프레임 | |
| JPH04302164A (ja) | 半導体装置 | |
| JP2732767B2 (ja) | 樹脂封止型半導体装置 | |
| WO2000068993A1 (en) | Semiconductor devices with improved lead frame structures | |
| JP2002093992A (ja) | 半導体装置及びその製造方法 | |
| CN100435329C (zh) | 微引线框封装及制造微引线框封装的方法 | |
| US5455454A (en) | Semiconductor lead frame having a down set support member formed by inwardly extending leads within a central aperture | |
| US5309016A (en) | Semiconductor integrated circuit device having terminal members provided between semiconductor element and leads | |
| KR100206082B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| GB2247988A (en) | Lead frame for semiconductor device | |
| JPH0621305A (ja) | 半導体装置 | |
| JP3495566B2 (ja) | 半導体装置 | |
| JP2875591B2 (ja) | 半導体装置及びその製造方法 | |
| US20250006597A1 (en) | Semiconductor device as well as a method for manufacturing such semiconductor device | |
| JP2747260B2 (ja) | セラミック複合リードフレーム及びそれを用いた半導体 装置 | |
| JPS5972755A (ja) | 半導体装置 | |
| JPS61241954A (ja) | 半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JP2692904B2 (ja) | ダイオードチップ内蔵型半導体装置とその製造方法 | |
| KR100226782B1 (ko) | 반도체 패키지의 구조 | |
| JPH06244313A (ja) | 半導体パッケージ及び実装方法 | |
| JP2700434B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |