JPH06188366A - 半導体集積回路用受動素子の製造方法 - Google Patents
半導体集積回路用受動素子の製造方法Info
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- JPH06188366A JPH06188366A JP4340037A JP34003792A JPH06188366A JP H06188366 A JPH06188366 A JP H06188366A JP 4340037 A JP4340037 A JP 4340037A JP 34003792 A JP34003792 A JP 34003792A JP H06188366 A JPH06188366 A JP H06188366A
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Abstract
(57)【要約】
【目的】 半導体受動素子の作成による素子段差を低減
し、かつ工程数を増加させずに配線抵抗の変動をなく
す。 【構成】 容量素子絶縁物質を堆積した後にその加工を
行なうことなく下層配線の電気接触領域にのみ金属との
熱反応あるいは機械的衝撃を加えることにより下層配線
との電気的接触を得る。
し、かつ工程数を増加させずに配線抵抗の変動をなく
す。 【構成】 容量素子絶縁物質を堆積した後にその加工を
行なうことなく下層配線の電気接触領域にのみ金属との
熱反応あるいは機械的衝撃を加えることにより下層配線
との電気的接触を得る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の集積回路に用いる金属−絶縁物−金属容量素子及び金
属配線の製造方法に関するものである。
の集積回路に用いる金属−絶縁物−金属容量素子及び金
属配線の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の容量素子として、特に
アナログ回路を作成する場合は、１０ｐＦを越える大容
量素子の集積化が要求される。これに対して大容量を実
現するためには大面積にするか、比誘電率の高い材料を
容量素子絶縁物質として用いることにより実現が可能と
なる。また、ＤＲＡＭ等のメモリーを高集積化する場合
には容量素子の面積を小さくする事が肝要となってく
る。そこで、近年従来のＳｉＮ、ＳｉＯＮ絶縁膜に代わ
りＴａまたはＴｉの酸化物により構成される比誘電率の
高い絶縁物を容量素子絶縁物質として適用する試みがな
されている。
アナログ回路を作成する場合は、１０ｐＦを越える大容
量素子の集積化が要求される。これに対して大容量を実
現するためには大面積にするか、比誘電率の高い材料を
容量素子絶縁物質として用いることにより実現が可能と
なる。また、ＤＲＡＭ等のメモリーを高集積化する場合
には容量素子の面積を小さくする事が肝要となってく
る。そこで、近年従来のＳｉＮ、ＳｉＯＮ絶縁膜に代わ
りＴａまたはＴｉの酸化物により構成される比誘電率の
高い絶縁物を容量素子絶縁物質として適用する試みがな
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、たとえ
ば前述の比誘電率の高い材料の例としてＳｒＴｉＯ3等
の物質は、化学的エッチングが困難であり、加工にはイ
オンミリングを用いた物理的加工法しか適用ができな
い。これらの物質を用いた場合の工程断面図の従来例を
図４に示す。
ば前述の比誘電率の高い材料の例としてＳｒＴｉＯ3等
の物質は、化学的エッチングが困難であり、加工にはイ
オンミリングを用いた物理的加工法しか適用ができな
い。これらの物質を用いた場合の工程断面図の従来例を
図４に示す。
【０００４】図４（ｃ）、（ｄ）に示すように加工にイ
オンミリング４０２を用いることにより、容量素子絶縁
物１０６の加工により下層の第１の金属１０４、１０５
及び保護絶縁膜１０２も同時に削られてしまい、４０
３、４０４の部分だけ初期状態よりも第１の金属１０
４、１０５及び保護絶縁膜１０２が薄くなってしまう。
オンミリング４０２を用いることにより、容量素子絶縁
物１０６の加工により下層の第１の金属１０４、１０５
及び保護絶縁膜１０２も同時に削られてしまい、４０
３、４０４の部分だけ初期状態よりも第１の金属１０
４、１０５及び保護絶縁膜１０２が薄くなってしまう。
【０００５】このミリングによるオーバーエッチング量
は制御が困難であるため、第１の金属１０４、１０５の
薄層化による抵抗の変動は制御ができず、デバイス特性
が設計値とずれてしまい、所望の特性を得ることができ
なくなるという弊害が生じる。また４０４によって生じ
る保護絶縁膜１０２の段差によって、上層の配線である
第２の配線１０９の形成時に断線、ショートが発生する
可能性が増加する。
は制御が困難であるため、第１の金属１０４、１０５の
薄層化による抵抗の変動は制御ができず、デバイス特性
が設計値とずれてしまい、所望の特性を得ることができ
なくなるという弊害が生じる。また４０４によって生じ
る保護絶縁膜１０２の段差によって、上層の配線である
第２の配線１０９の形成時に断線、ショートが発生する
可能性が増加する。
【０００６】また、前記課題を解決しようとし、容量素
子のみ別工程で形成した場合、その分工程数が増加し、
かつ層間膜厚が増え、デバイス間の段差が大きくなり、
その間及び上層の配線接続に断線、ショートの問題が生
じる。
子のみ別工程で形成した場合、その分工程数が増加し、
かつ層間膜厚が増え、デバイス間の段差が大きくなり、
その間及び上層の配線接続に断線、ショートの問題が生
じる。
【０００７】本発明はかかる点にかんがみてなされたも
ので、前記絶縁物のような化学的エッチング法を行うこ
とが困難な物質、特にＴａまたはＴｉの酸化物により構
成される絶縁物に対して、その食刻を行うことなしにそ
の絶縁物質の上下の配線の電気的接触を得ることを行
う。
ので、前記絶縁物のような化学的エッチング法を行うこ
とが困難な物質、特にＴａまたはＴｉの酸化物により構
成される絶縁物に対して、その食刻を行うことなしにそ
の絶縁物質の上下の配線の電気的接触を得ることを行
う。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
するために、第１の手法としては前記ＴａまたはＴｉの
酸化物により構成される絶縁物に対して熱的に反応し、
導通を得ることが可能な金属を前記絶縁膜堆積後電気的
接触部に形成し、熱処理を加える工程を行う。また、第
２の手法としては第２の配線形成後、所望の電気的接触
部にのみ機械的衝撃を加えることによりその部分のみ前
記絶縁膜層に結晶欠陥を導入し、その欠陥を通じて電子
のフレンケルプール伝導を発生させる。
するために、第１の手法としては前記ＴａまたはＴｉの
酸化物により構成される絶縁物に対して熱的に反応し、
導通を得ることが可能な金属を前記絶縁膜堆積後電気的
接触部に形成し、熱処理を加える工程を行う。また、第
２の手法としては第２の配線形成後、所望の電気的接触
部にのみ機械的衝撃を加えることによりその部分のみ前
記絶縁膜層に結晶欠陥を導入し、その欠陥を通じて電子
のフレンケルプール伝導を発生させる。
【０００９】
【作用】本発明は上記した手段により、第１の配線と第
２の配線間に堆積する層間絶縁膜の加工を行うことなし
に第１の配線と第２の配線間の接合を得ることが可能と
なる。
２の配線間に堆積する層間絶縁膜の加工を行うことなし
に第１の配線と第２の配線間の接合を得ることが可能と
なる。
【００１０】また容量素子部の作成工程を増加させるこ
となしに安定した第１の配線の抵抗を実現することが可
能となり、同時に平坦な素子を実現することができるた
め、第２の配線の段差による断線、加工不良によるショ
ートの発生を抑制することが可能となる。
となしに安定した第１の配線の抵抗を実現することが可
能となり、同時に平坦な素子を実現することができるた
め、第２の配線の段差による断線、加工不良によるショ
ートの発生を抑制することが可能となる。
【００１１】
【実施例】以下、図面を用いて本発明について説明を加
える。各図に於て共通のまた、容量素子絶縁膜として
は、本発明による効果が顕著に認められるＳｒＴｉＯ3
膜を例に用いて説明を行なう。
える。各図に於て共通のまた、容量素子絶縁膜として
は、本発明による効果が顕著に認められるＳｒＴｉＯ3
膜を例に用いて説明を行なう。
【００１２】図１に本発明の工程断面図を示す。図１
（ａ）は半導体１０１主面上に保護絶縁膜１０２を形成
した後第１の配線として容量素子第１層金属１０３、上
層配線である第２の配線１０９と電気的接触が必要な第
１の配線ａ、第２の配線１０９と電気的接触が不要な第
１の配線ｂを形成した工程を示している。図１（ｂ）は
図１（ａ）工程後全面に容量素子絶縁物質であるＳｒＴ
ｉＯ3膜１０６をスパッタリング法により５０ｎｍ堆積
した工程を示している。図１（ｃ）は第２の配線１０９
と接触が必要な箇所に、熱的にＳｒＴｉＯ3膜１０６と
反応し、導通状態が実現できる金属１０７を形成した工
程を示している。本実施例ではＴｉ／Ａｕの２層構造を
用いたが、他にもＡｌ、Ｎｉ、Ｍｏ等の金属を用いても
同様の効果が得られる。図１（ｃ）の工程後、反応金属
１０７の種類に応じた温度、時間で熱処理を行い、Ｓｒ
ＴｉＯ3膜１０６内に導通領域１０８を形成し、第１の
金属１０４及び容量素子第１層金属１０３と第２の金属
１０９との電気的接触を可能にする。本実施例では６０
０℃、１０分とした。最後に、第２の金属配線１０９及
び容量素子第２層配線１１０を形成するが、この場合使
用する金属は、当然前記ＳｒＴｉＯ3膜１０６と熱的に
反応を生じない金属を用いることは言うまでもない。
（ａ）は半導体１０１主面上に保護絶縁膜１０２を形成
した後第１の配線として容量素子第１層金属１０３、上
層配線である第２の配線１０９と電気的接触が必要な第
１の配線ａ、第２の配線１０９と電気的接触が不要な第
１の配線ｂを形成した工程を示している。図１（ｂ）は
図１（ａ）工程後全面に容量素子絶縁物質であるＳｒＴ
ｉＯ3膜１０６をスパッタリング法により５０ｎｍ堆積
した工程を示している。図１（ｃ）は第２の配線１０９
と接触が必要な箇所に、熱的にＳｒＴｉＯ3膜１０６と
反応し、導通状態が実現できる金属１０７を形成した工
程を示している。本実施例ではＴｉ／Ａｕの２層構造を
用いたが、他にもＡｌ、Ｎｉ、Ｍｏ等の金属を用いても
同様の効果が得られる。図１（ｃ）の工程後、反応金属
１０７の種類に応じた温度、時間で熱処理を行い、Ｓｒ
ＴｉＯ3膜１０６内に導通領域１０８を形成し、第１の
金属１０４及び容量素子第１層金属１０３と第２の金属
１０９との電気的接触を可能にする。本実施例では６０
０℃、１０分とした。最後に、第２の金属配線１０９及
び容量素子第２層配線１１０を形成するが、この場合使
用する金属は、当然前記ＳｒＴｉＯ3膜１０６と熱的に
反応を生じない金属を用いることは言うまでもない。
【００１３】図２に、熱処理前後におけるＳｒＴｉＯ3
膜１０６と反応金属１０８の反応による導通状態の変化
を示す。この図は、図１（ｅ）における第１の配線１０
３あるいは１０４と第２の配線１０９との間の電流電圧
特性を示している。熱処理前においては１Ｖの印可電圧
ではリーク電流が１μＡ程度の絶縁物質であるのに対
し、熱処理後においては抵抗値が０．０２Ω程度の導通
体となる。この現象を用いることにより、図１で示した
工程を採用することが可能となる。
膜１０６と反応金属１０８の反応による導通状態の変化
を示す。この図は、図１（ｅ）における第１の配線１０
３あるいは１０４と第２の配線１０９との間の電流電圧
特性を示している。熱処理前においては１Ｖの印可電圧
ではリーク電流が１μＡ程度の絶縁物質であるのに対
し、熱処理後においては抵抗値が０．０２Ω程度の導通
体となる。この現象を用いることにより、図１で示した
工程を採用することが可能となる。
【００１４】次に、請求項２で述べた機械的衝撃を加え
ることによる導通の実現であるが、この場合は絶縁物は
特に限定する必要はない。本実施例ではＳｉＮ膜を用い
ることとした。この発明をプロセスに用いる場合には、
図１（ｃ）に示したような反応金属１０７を用いる必要
はなく、接触が必要な点にのみタングステン針などでＳ
ｉＮ直上から機械的衝撃を加えてやることにより、図３
に示すようにこの場合も衝撃印可後の抵抗値が０．０５
Ω程度となり、電気的接触が得られる。
ることによる導通の実現であるが、この場合は絶縁物は
特に限定する必要はない。本実施例ではＳｉＮ膜を用い
ることとした。この発明をプロセスに用いる場合には、
図１（ｃ）に示したような反応金属１０７を用いる必要
はなく、接触が必要な点にのみタングステン針などでＳ
ｉＮ直上から機械的衝撃を加えてやることにより、図３
に示すようにこの場合も衝撃印可後の抵抗値が０．０５
Ω程度となり、電気的接触が得られる。
【００１５】
【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。 １）配線形成プロセス過程に於て第１の配線の形状を損
なうことなしにＴａまたはＴｉの酸化物により構成され
る絶縁物を用いた容量素子を作成することが可能とな
り、工程数の増加や素子間の段差を増加することなしに
第１の配線の配線抵抗を設計値通りに作成することが可
能となる。 ２）同様に配線形成プロセス過程に於て下層保護絶縁膜
を削ることなしに容量素子を作成することが可能とな
り、素子間の段差の発生を抑え、配線の断線、ショート
の発生を防ぐことが可能となる。 ３）請求項２の発明を用いることにより、使用可能な絶
縁物質を限定することなしに前記の発明の効果（１）、
（２）を得ることができる。
効果がもたらされる。 １）配線形成プロセス過程に於て第１の配線の形状を損
なうことなしにＴａまたはＴｉの酸化物により構成され
る絶縁物を用いた容量素子を作成することが可能とな
り、工程数の増加や素子間の段差を増加することなしに
第１の配線の配線抵抗を設計値通りに作成することが可
能となる。 ２）同様に配線形成プロセス過程に於て下層保護絶縁膜
を削ることなしに容量素子を作成することが可能とな
り、素子間の段差の発生を抑え、配線の断線、ショート
の発生を防ぐことが可能となる。 ３）請求項２の発明を用いることにより、使用可能な絶
縁物質を限定することなしに前記の発明の効果（１）、
（２）を得ることができる。
【図１】本発明の半導体装置の製造方法を示す工程断面
図
図
【図２】本発明の請求項１を用いた場合の第１の金属と
第２の金属の電気的接触を示した図
第２の金属の電気的接触を示した図
【図３】本発明の請求項２を用いた場合の第１の金属と
第２の金属の電気的接触を示した図
第２の金属の電気的接触を示した図
【図４】従来の半導体装置の製造方法を示す工程断面図
１０１ 半導体基板 １０２ 下層保護絶縁膜 １０３ 容量素子第１層金属 １０４ 第１の配線ａ（上層配線である第２の配線との
電気的接触が必要な第１の配線） １０５ 第１の配線ｂ（上層配線である第２の配線との
電気的接触が不要な第１の配線） １０６ 容量素子絶縁物質 １０７ 反応金属 １０８ 容量素子絶縁物質１０６と反応金属１０７の熱
反応により形成された導通領域 １０９ 第２の配線 １１０ 容量素子第２層金属 ２０１ 熱処理前の１０４−１０９金属間電流電圧特性 ２０２ 熱処理後の１０４−１０９金属間電流電圧特性 ３０１ 機械衝撃印可後の１０４−１０９金属間電流電
圧特性 ４０１ レジスト ４０２ イオンミリング加工 ４０３ 第１の配線が４０２の加工により過剰に削られ
た領域 ４０４ 下層保護絶縁膜が４０２の加工により過剰に削
られた領域
電気的接触が必要な第１の配線） １０５ 第１の配線ｂ（上層配線である第２の配線との
電気的接触が不要な第１の配線） １０６ 容量素子絶縁物質 １０７ 反応金属 １０８ 容量素子絶縁物質１０６と反応金属１０７の熱
反応により形成された導通領域 １０９ 第２の配線 １１０ 容量素子第２層金属 ２０１ 熱処理前の１０４−１０９金属間電流電圧特性 ２０２ 熱処理後の１０４−１０９金属間電流電圧特性 ３０１ 機械衝撃印可後の１０４−１０９金属間電流電
圧特性 ４０１ レジスト ４０２ イオンミリング加工 ４０３ 第１の配線が４０２の加工により過剰に削られ
た領域 ４０４ 下層保護絶縁膜が４０２の加工により過剰に削
られた領域
Claims (2)
- 【請求項１】半導体主面上に集積回路素子として容量素
子を形成する工程に於いて、その容量素子絶縁物質とし
てＴａまたはＴｉの酸化物により構成される絶縁物を用
いて、容量素子第１層金属を含む第１の配線の形成後全
面堆積する工程と、第１層配線と第２の配線との接合点
に、前記絶縁物に対し熱的に反応を生じ、導通状態を実
現する金属を堆積する工程と、局所的に接合点のみを加
熱するあるいは全面の熱処理を行う工程と、容量素子第
２層金属及び第２の配線を形成する工程とを順次行うこ
とを特徴とする半導体集積回路用受動素子の製造方法。 - 【請求項２】半導体主面上に集積回路素子として容量素
子を形成する工程に於いて、第１の配線の形成後絶縁物
を堆積する工程と、第２の配線を形成する工程と第１の
配線と第２の配線の接合部に局所的に機械的衝撃を加え
て絶縁物に欠陥を導入して導通を得る事を特徴とする半
導体集積回路用受動素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34003792A JP3149584B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34003792A JP3149584B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188366A true JPH06188366A (ja) | 1994-07-08 |
| JP3149584B2 JP3149584B2 (ja) | 2001-03-26 |
Family
ID=18333139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34003792A Expired - Fee Related JP3149584B2 (ja) | 1992-12-21 | 1992-12-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343049B1 (ko) * | 1998-06-15 | 2002-07-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조방법 |
-
1992
- 1992-12-21 JP JP34003792A patent/JP3149584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343049B1 (ko) * | 1998-06-15 | 2002-07-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149584B2 (ja) | 2001-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |