JPH0574940B2 - - Google Patents
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- JPH0574940B2 JPH0574940B2 JP60015874A JP1587485A JPH0574940B2 JP H0574940 B2 JPH0574940 B2 JP H0574940B2 JP 60015874 A JP60015874 A JP 60015874A JP 1587485 A JP1587485 A JP 1587485A JP H0574940 B2 JPH0574940 B2 JP H0574940B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- insulating film
- upper electrode
- conductive layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に容量
素子を備える集積回路装置およびその製造方法に
関する。
素子を備える集積回路装置およびその製造方法に
関する。
従来、半導体集積回路装置内に形成される容量
素子として例えば第３図に示すようなものが知ら
れている。この容量素子は半導体基板１上に形成
された厚い絶縁膜２上に下部電極の多結晶シリコ
ン導電層３と薄い多結晶シリコン酸化膜４と上部
電極の多結晶シリコン導電層５とが順次積層され
て容量素子を構成し、上部電極上に被着形成され
た絶縁膜７に開孔部６を設けて金属配線８と接続
されて集積回路装置を構成している。この容量素
子は、容量素子の下部電極と半導体基板とが厚い
絶縁膜で隔てられているので下部電極と半導体基
板間で形成される容量値は微小であるから、半導
体基板電位の影響を受けない容量素子を得ること
が出来る。
素子として例えば第３図に示すようなものが知ら
れている。この容量素子は半導体基板１上に形成
された厚い絶縁膜２上に下部電極の多結晶シリコ
ン導電層３と薄い多結晶シリコン酸化膜４と上部
電極の多結晶シリコン導電層５とが順次積層され
て容量素子を構成し、上部電極上に被着形成され
た絶縁膜７に開孔部６を設けて金属配線８と接続
されて集積回路装置を構成している。この容量素
子は、容量素子の下部電極と半導体基板とが厚い
絶縁膜で隔てられているので下部電極と半導体基
板間で形成される容量値は微小であるから、半導
体基板電位の影響を受けない容量素子を得ること
が出来る。
しかしながら、従来は上部電極の多結晶シリコ
ン層５と金属配線８との接続のための開孔部６は
大きく形成されていたので、上部電極と金属配線
の電気的接続をとるためのアロイ工程において、
通常アルミニウムで形成される金属配線８から上
部電極の多結晶シリコン層５に大量のアルミニウ
ムが供給される。このためアロイスパイクが生
じ、上部電極の多結晶シリコン層５をつき破り、
多結晶シリコン酸化膜４にダメージを生じさせや
すい欠点があつた。
ン層５と金属配線８との接続のための開孔部６は
大きく形成されていたので、上部電極と金属配線
の電気的接続をとるためのアロイ工程において、
通常アルミニウムで形成される金属配線８から上
部電極の多結晶シリコン層５に大量のアルミニウ
ムが供給される。このためアロイスパイクが生
じ、上部電極の多結晶シリコン層５をつき破り、
多結晶シリコン酸化膜４にダメージを生じさせや
すい欠点があつた。
また、絶縁膜７に開孔部６を形成する際、フツ
化水素酸系のエツチング液を用いるため、上部電
極の多結晶シリコン層上も上記フツ化水素酸にし
ばらくさらされる。その後、金属配線８を形成す
るが、微量なフツ化水素酸は上部電極の多結晶シ
リコン層の粒界を通り、多結晶シリコン酸化膜４
に到達し酸化膜にダメージを与える。特に従来は
上部電極の多結晶シリコン層５と金属配線８との
接続のための開孔部６はコンタクト抵抗低減、電
界の均一性を考慮してできるだけ大きく形成さて
いるので、エツチング液による影響を受けやす
く、製品の歩留りや信頼性を低下させる欠点があ
つた。
化水素酸系のエツチング液を用いるため、上部電
極の多結晶シリコン層上も上記フツ化水素酸にし
ばらくさらされる。その後、金属配線８を形成す
るが、微量なフツ化水素酸は上部電極の多結晶シ
リコン層の粒界を通り、多結晶シリコン酸化膜４
に到達し酸化膜にダメージを与える。特に従来は
上部電極の多結晶シリコン層５と金属配線８との
接続のための開孔部６はコンタクト抵抗低減、電
界の均一性を考慮してできるだけ大きく形成さて
いるので、エツチング液による影響を受けやす
く、製品の歩留りや信頼性を低下させる欠点があ
つた。
本発明は、以上述べた従来の欠点をなくした容
量素子を備える集積回路装置およびその製造方法
を提供するものである。
量素子を備える集積回路装置およびその製造方法
を提供するものである。
本発明の集積回路装置は、半導体基板の一主面
に形成された下部電極と、前記下部電極上に絶縁
膜を介して形成された多結晶シリコン導電層の上
部電極とからなる容量素子を備え、前記上部電極
上に複数個の開孔部のある絶縁膜を介して金属配
線を有し、前記上部電極と前記金属配線が前記開
孔部において電気的に接続されていることを特徴
とする。
に形成された下部電極と、前記下部電極上に絶縁
膜を介して形成された多結晶シリコン導電層の上
部電極とからなる容量素子を備え、前記上部電極
上に複数個の開孔部のある絶縁膜を介して金属配
線を有し、前記上部電極と前記金属配線が前記開
孔部において電気的に接続されていることを特徴
とする。
本発明の集積回路装置の製造方法は、半導体基
板の一主面に下部電極を形成する工程と、前記下
部電極上に絶縁膜を形成する工程と、前記下部電
極上に前記絶縁膜を介して上部電極となる多結晶
シリコン導電層を形成する工程と、前記上部電極
および下部電極を覆う絶縁膜を形成する工程と、
前記上部電極となる多結晶シリコン導電層上面を
覆う絶縁膜にフツ化水素酸系のエツチング液を用
いたエツチング法により複数個の開孔部を形成す
る工程と、前記開孔部を含む絶縁膜上に所定形状
の金属配線を被着する工程を含むことを特徴とす
る。
板の一主面に下部電極を形成する工程と、前記下
部電極上に絶縁膜を形成する工程と、前記下部電
極上に前記絶縁膜を介して上部電極となる多結晶
シリコン導電層を形成する工程と、前記上部電極
および下部電極を覆う絶縁膜を形成する工程と、
前記上部電極となる多結晶シリコン導電層上面を
覆う絶縁膜にフツ化水素酸系のエツチング液を用
いたエツチング法により複数個の開孔部を形成す
る工程と、前記開孔部を含む絶縁膜上に所定形状
の金属配線を被着する工程を含むことを特徴とす
る。
次に、本発明の実施例について図面を参照して
説明する。第１図ａ，ｂはそれぞれ本発明の一実
施例の縦断面図および平面図である。第１図ａに
おいてシリコン基板１の一主面上に厚い酸化膜２
が有り、この上に所定形状の多結晶シリコン導電
層３が有り、この多結晶シリコン導電層３は周辺
部の電極引出部上の絶縁膜７に設けられた開孔部
を介して金属配線１３と接続されている。
説明する。第１図ａ，ｂはそれぞれ本発明の一実
施例の縦断面図および平面図である。第１図ａに
おいてシリコン基板１の一主面上に厚い酸化膜２
が有り、この上に所定形状の多結晶シリコン導電
層３が有り、この多結晶シリコン導電層３は周辺
部の電極引出部上の絶縁膜７に設けられた開孔部
を介して金属配線１３と接続されている。
多結晶シリコン導電層３表面を覆つている薄い
多結晶シリコンの酸化膜４を介して多結晶シリコ
ン導電層５が有り、前記多結晶シリコン層３，５
と多結晶シリコンの酸化膜４とで容量素子を構成
している。多結晶シリコン導電層５上には絶縁膜
７が有り、複数個の開孔部６が設けられている。
この複数個の開孔部６は第１図ｂの平面図に示さ
れているように多結晶シリコン層５上にほぼ均一
に分布するように配置されている。これらの開孔
部６によつて多結晶シリコン層５は金属配線８と
電気的に接続されて集積回路装置を構成する。
多結晶シリコンの酸化膜４を介して多結晶シリコ
ン導電層５が有り、前記多結晶シリコン層３，５
と多結晶シリコンの酸化膜４とで容量素子を構成
している。多結晶シリコン導電層５上には絶縁膜
７が有り、複数個の開孔部６が設けられている。
この複数個の開孔部６は第１図ｂの平面図に示さ
れているように多結晶シリコン層５上にほぼ均一
に分布するように配置されている。これらの開孔
部６によつて多結晶シリコン層５は金属配線８と
電気的に接続されて集積回路装置を構成する。
以上に示すような容量素子がシリコンゲート
MOS LSIの構造工程中どのように形成されるか
をさらに詳しく第２図の工程断面図を参照して説
明する。まず第２図ａに示すように、Ｐ型シリコ
ン基板１の一主面上のチヤンネルストツパー領域
９にボロン注入を行なつた後、周知のLOCOS技
術によりトランジスタ領域に薄いゲート酸化膜１
０フイールド領域に1000Å程度の厚い酸化膜２を
形成する。
MOS LSIの構造工程中どのように形成されるか
をさらに詳しく第２図の工程断面図を参照して説
明する。まず第２図ａに示すように、Ｐ型シリコ
ン基板１の一主面上のチヤンネルストツパー領域
９にボロン注入を行なつた後、周知のLOCOS技
術によりトランジスタ領域に薄いゲート酸化膜１
０フイールド領域に1000Å程度の厚い酸化膜２を
形成する。
次に第２図ｂに示すように、第１の多結晶シリ
コン導電層３を6000Å程度の厚さに形成し、パタ
ーニングする事で、ゲート電極３′および容量素
子の下部電極３″を形成する。さらに900℃〜1150
℃程度のスチーム酸化ないしドライ酸化で容量素
子の絶縁膜４を形成する。
コン導電層３を6000Å程度の厚さに形成し、パタ
ーニングする事で、ゲート電極３′および容量素
子の下部電極３″を形成する。さらに900℃〜1150
℃程度のスチーム酸化ないしドライ酸化で容量素
子の絶縁膜４を形成する。
次に第２図ｃに示すように、第２の多結晶シリ
コン層５を3000Å程度の厚さに成長させ、ボロン
注入で所定の導電層（100Ω／□〜1MΩ／□）に
し、上記第２の多結晶シリコン層５をパターニン
グして抵抗５′および容量素子の上部電極５″を形
成する。
コン層５を3000Å程度の厚さに成長させ、ボロン
注入で所定の導電層（100Ω／□〜1MΩ／□）に
し、上記第２の多結晶シリコン層５をパターニン
グして抵抗５′および容量素子の上部電極５″を形
成する。
続いて第２図ｄに示すように、抵抗５′の上面
にイオン注入に対するマスク層１１を形成したの
ち、ヒ素（As）ないしリン(P)のイオン注入を行
なう事で、MOSトランジスタ領域のソース・ド
レイン層１２の形成、第２の多結晶シリコン層
（容量素子の上部電極）５″の導電度向上を図る。
にイオン注入に対するマスク層１１を形成したの
ち、ヒ素（As）ないしリン(P)のイオン注入を行
なう事で、MOSトランジスタ領域のソース・ド
レイン層１２の形成、第２の多結晶シリコン層
（容量素子の上部電極）５″の導電度向上を図る。
次に第２図ｅに示すように、絶縁膜７を常圧
CVD（化学気相成長）で10000Å程度被着させる。
CVD（化学気相成長）で10000Å程度被着させる。
さらに本発明の特徴であるところの複数個の開
孔部６を第２の多結晶シリコン層（容量素子の上
部電極）５″上の絶縁膜１０に開孔する。同時に
第１の多結晶シリコン層（容量素子の下部電極）
３″へのコンタクト、MOSトランジスタのソー
ス・ドレイン層１２へのコンタクト、抵抗（第２
の多結晶シリコン層）５″へのコンタクトを開孔
する。
孔部６を第２の多結晶シリコン層（容量素子の上
部電極）５″上の絶縁膜１０に開孔する。同時に
第１の多結晶シリコン層（容量素子の下部電極）
３″へのコンタクト、MOSトランジスタのソー
ス・ドレイン層１２へのコンタクト、抵抗（第２
の多結晶シリコン層）５″へのコンタクトを開孔
する。
最後に金属層をＥガン蒸着法ないしスパツタ法
で1.0〜1.3μｍ程度成長させ、パターニングを行
ない、金属配線８を形成して容量素子、抵抗、
MOSトランジスタを完成させる。
で1.0〜1.3μｍ程度成長させ、パターニングを行
ない、金属配線８を形成して容量素子、抵抗、
MOSトランジスタを完成させる。
ところで第２の多結晶シリコン層（容量素子の
上部電極）への複数個の開孔部は第１図ｂの平面
図からわかるように正方形であり、開孔部１個当
りの開孔面積は約12μｍ2〜42μｍ2である。また開
孔部の配置および数は、必要な容量値により第２
の多結晶シリコン層（容量素子の上部電極）の面
積は異なるため特定できないが、第２の多結晶シ
リコン層の面積約102μｍ2〜1002μｍ2当り開孔部
１個の割合で、ほぼ均一良く複数個が互いに間隔
をもつて配置されている。この開孔部の配置条件
で金属配線と第２の多結晶シリコン導電層との間
のコンタクト抵抗および電界の均一性に特に問題
はなく、任意の周波数に対して安定な容量が得ら
れた。
上部電極）への複数個の開孔部は第１図ｂの平面
図からわかるように正方形であり、開孔部１個当
りの開孔面積は約12μｍ2〜42μｍ2である。また開
孔部の配置および数は、必要な容量値により第２
の多結晶シリコン層（容量素子の上部電極）の面
積は異なるため特定できないが、第２の多結晶シ
リコン層の面積約102μｍ2〜1002μｍ2当り開孔部
１個の割合で、ほぼ均一良く複数個が互いに間隔
をもつて配置されている。この開孔部の配置条件
で金属配線と第２の多結晶シリコン導電層との間
のコンタクト抵抗および電界の均一性に特に問題
はなく、任意の周波数に対して安定な容量が得ら
れた。
また、開孔部の形成方法は、通常CF4を主成分
とするガスを用い、RIE（リアクテイブイオンエ
ツチング）法で絶縁膜７をドライエツチングす
る。次にフツ化水素酸でバラツキある絶縁膜７の
残りをウエツトエツチングする。開孔部にきわめ
て微量のフツ化水素酸が残るが、容量素子の耐圧
劣化が生じるほど影響はない。
とするガスを用い、RIE（リアクテイブイオンエ
ツチング）法で絶縁膜７をドライエツチングす
る。次にフツ化水素酸でバラツキある絶縁膜７の
残りをウエツトエツチングする。開孔部にきわめ
て微量のフツ化水素酸が残るが、容量素子の耐圧
劣化が生じるほど影響はない。
前記実施例では半導体基板を被覆する酸化膜上
に容量素子を形成したいわゆるフローテイング
MOS容量素子の場合について説明したが、本発
明は半導体基板自体を下部電極とするような
MOS容量素子にも適用できる。
に容量素子を形成したいわゆるフローテイング
MOS容量素子の場合について説明したが、本発
明は半導体基板自体を下部電極とするような
MOS容量素子にも適用できる。
以上説明したように本発明の集積回路装置は、
容量素子の上部電極となる多結晶シリコン導電層
と、絶縁膜を介して多結晶シリコン導電層上に形
成された所定形状の金属配線とが絶縁膜に形成さ
れた互いに間隔をもつて配置された複数個の開孔
部で電気的に接続された構成である。そのため、
金属配線から微細な開孔部を通して上部電極の多
結晶シリコン層に供給される金属量は一定の限度
内に抑えられるので、アロイ工程におけるアロイ
スパイクの発生がなく、製品の歩留り、信頼性が
向上する。
容量素子の上部電極となる多結晶シリコン導電層
と、絶縁膜を介して多結晶シリコン導電層上に形
成された所定形状の金属配線とが絶縁膜に形成さ
れた互いに間隔をもつて配置された複数個の開孔
部で電気的に接続された構成である。そのため、
金属配線から微細な開孔部を通して上部電極の多
結晶シリコン層に供給される金属量は一定の限度
内に抑えられるので、アロイ工程におけるアロイ
スパイクの発生がなく、製品の歩留り、信頼性が
向上する。
また、開孔部が小さいため、開孔時にフツ化水
素酸系のエツチング液を使用しても、エツチング
液の影響を受けにくく、容量素子の耐圧劣化が生
じなくなる。
素酸系のエツチング液を使用しても、エツチング
液の影響を受けにくく、容量素子の耐圧劣化が生
じなくなる。
この結果について具体的に説明する。第４図及
び第５図は従来及び本発明による容量素子の絶縁
耐圧の度数分布を示したものである。横軸は耐圧
の電界強度（MV／cm）、縦軸は各耐圧の容量素
子の個数を示した。酸化膜はいずれも温度1150
℃、酸素中で９分間多結晶シリコン膜を熱酸化し
て形成したものである。第４図に示した従来例で
は6MV／cmから2.5MV／cmにわたつて耐圧強度
が弱いものが広くすそを引いて分布している。第
５図に示した本発明の例では耐圧強度は少し落ち
ているもののピークは非常に鋭くなり、耐圧強度
が弱いすそ引き部分が減少した。従つて本発明の
製造方法を用いることにより製品を高い歩留りで
生産することができる。
び第５図は従来及び本発明による容量素子の絶縁
耐圧の度数分布を示したものである。横軸は耐圧
の電界強度（MV／cm）、縦軸は各耐圧の容量素
子の個数を示した。酸化膜はいずれも温度1150
℃、酸素中で９分間多結晶シリコン膜を熱酸化し
て形成したものである。第４図に示した従来例で
は6MV／cmから2.5MV／cmにわたつて耐圧強度
が弱いものが広くすそを引いて分布している。第
５図に示した本発明の例では耐圧強度は少し落ち
ているもののピークは非常に鋭くなり、耐圧強度
が弱いすそ引き部分が減少した。従つて本発明の
製造方法を用いることにより製品を高い歩留りで
生産することができる。
第１図ａおよびｂはそれぞれ本発明の集積回路
装置の容量素子部の縦断面図および平面図、第２
図ａ〜ｅは本発明をシリコンゲートMOS集積回
路装置の製法に適用した場合の一実施例を示す製
造工程断面図、第３図ａおよびｂはそれぞれ従来
の集積回路装置の容量素子部の縦断面図および平
面図、第４図は従来の容量素子の耐圧の度数分
布、第５図は本発明の容量素子の耐圧の度数分布
である。 １……シリコン基板、２……厚い酸化膜、３，
３′，３″……第１の多結晶シリコン層、４……酸
化膜、５，５′，５″……第２の多結晶シリコン
層、６……開孔部、７……絶縁膜、８，１３……
金属配線、９……チヤンネルストツパー領域、１
０……ゲート酸化膜、１１……マスク層、１２…
…ソース・ドレイン層。
装置の容量素子部の縦断面図および平面図、第２
図ａ〜ｅは本発明をシリコンゲートMOS集積回
路装置の製法に適用した場合の一実施例を示す製
造工程断面図、第３図ａおよびｂはそれぞれ従来
の集積回路装置の容量素子部の縦断面図および平
面図、第４図は従来の容量素子の耐圧の度数分
布、第５図は本発明の容量素子の耐圧の度数分布
である。 １……シリコン基板、２……厚い酸化膜、３，
３′，３″……第１の多結晶シリコン層、４……酸
化膜、５，５′，５″……第２の多結晶シリコン
層、６……開孔部、７……絶縁膜、８，１３……
金属配線、９……チヤンネルストツパー領域、１
０……ゲート酸化膜、１１……マスク層、１２…
…ソース・ドレイン層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主面に形成された下部電極
と、前記下部電極上に絶縁膜を介して形成された
多結晶シリコン導電層の上部電極とからなる容量
素子において、前記多結晶シリコン導電層上に複
数個の開孔部を設けた前記絶縁膜を介して金属配
線を有し、前記金属配線は前記絶縁膜の前記複数
個の開孔部を通じて前記上部電極を形成する前記
多結晶シリコン導電層に電気的に接続されている
ことを特徴とする集積回路装置。 ２ 前記絶縁膜は、開孔部が正方形で一辺が1μ
ｍ〜4μｍであり、かつ上部電極の面積102μｍ2〜
1002μｍ2あたり１個の割合でほぼ均一に配置され
ていることを特徴とする特許請求の範囲第１項記
載の集積回路装置。 ３ 半導体基板の一主面に下部電極を形成する工
程と、前記下部電極上に絶縁膜を介して上部電極
となる多結晶シリコン導電層を形成する工程と、
前記上部電極および下部電極を覆う絶縁膜を形成
する工程と、前記上部電極となる多結晶シリコン
導電層を覆う絶縁膜にフツ化水素酸系のエツチン
グ液を用いたエツチング法により複数個の開孔部
を形成する工程と、前記開孔部を含む絶縁膜上に
所定形状の金属配線を被着する工程を含むことを
特徴とする集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015874A JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
| US06/823,609 US4737838A (en) | 1985-01-30 | 1986-01-29 | Capacitor built-in semiconductor integrated circuit and process of fabrication thereof |
| EP86101236A EP0192989B1 (en) | 1985-01-30 | 1986-01-30 | Integrated circuit with a semiconductor capacitor and process for its production |
| DE8686101236T DE3685969T2 (de) | 1985-01-30 | 1986-01-30 | Integrierte schaltung mit halbleiterkondensator und verfahren zu ihrer herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015874A JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174744A JPS61174744A (ja) | 1986-08-06 |
| JPH0574940B2 true JPH0574940B2 (ja) | 1993-10-19 |
Family
ID=11900937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015874A Granted JPS61174744A (ja) | 1985-01-30 | 1985-01-30 | 集積回路装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4737838A (ja) |
| EP (1) | EP0192989B1 (ja) |
| JP (1) | JPS61174744A (ja) |
| DE (1) | DE3685969T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| ATE87766T1 (de) * | 1986-11-18 | 1993-04-15 | Siemens Ag | Integrierte halbleiterschaltung mit als duennschichtstege auf den die aktiven transistorbereiche trennenden feldoxidbereichen angeordneten lastwiderstaende und verfahren zu ihrer herstellung. |
| JPS63158869A (ja) * | 1986-12-23 | 1988-07-01 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| US5210599A (en) * | 1988-09-30 | 1993-05-11 | Fujitsu Limited | Semiconductor device having a built-in capacitor and manufacturing method thereof |
| US5281835A (en) * | 1989-06-14 | 1994-01-25 | Fujitsu Limited | Semi-custom integrated circuit device |
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