JPH06188380A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置３において、静電気破壊
防止回路ＣＰの静電気破壊を防止する。また、半導体集
積回路装置３において、複数の入力段回路又は複数の出
力段回路Ｉ／Ｏの誤動作を防止する。 【構成】 半導体集積回路装置３において、前記電源用
外部端子１３Ｐから静電気破壊防止回路ＣＰまでの電源
配線１９の経路に抵抗素子１８を挿入する。また、電源
用外部端子１３Ｐから分岐された電源配線１９に複数の
入力段回路又は複数の出力段回路Ｉ／Ｏが結線される半
導体集積回路装置３において、分岐された電源配線１９
のうち経路が短い側に長い側と等しくなる抵抗素子１８
を挿入する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、少なくとも電源用外部端子が静電気破壊防
止回路に結線された、又は電源用外部端子が入力段回路
若しくは出力段回路に結線された半導体集積回路装置に
関する。

【０００２】

【従来の技術】本願出願人により先に出願された特願平
４−２０１７５号(出願日 平成４年２月５日）に開示さ
れるように、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍem
ory）は現在 ４〔Ｍbit〕の大容量を備える。この種の
ＳＲＡＭは入力用外部端子（ボンディングパッド）と入
力段回路との間の結線経路、出力用外部端子と出力段回
路との間の結線経路のいずれにも静電気破壊防止回路が
挿入される。

【０００３】前記静電気破壊防止回路は入力段回路側、
出力段回路側のいずれに配置される場合においてもクラ
ンプ用ＭＯＳＦＥＴを１つの保護素子として備える。ク
ランプ用ＭＯＳＦＥＴは入力用外部端子又は出力用外部
端子に入力された静電気破壊を発生させる過大電圧を回
復性のある逆方向ブレークダウン現象によりクランプす
る。このクランプ用ＭＯＳＦＥＴは入力段回路又は出力
段回路のＭＯＳＦＥＴのゲート絶縁膜の絶縁破壊やｐｎ
接合部の接合破壊を防止できる。

【０００４】前記クランプ用ＭＯＳＦＥＴは、ｎチャネ
ル導電型の場合、入力用外部端子と入力段回路との間の
結線経路、出力用外部端子と出力段回路との間の結線経
路にドレイン領域が接続され、ソース領域が電源用外部
端子に結線される。電源用外部端子は基準電源（接地電
圧０〔Ｖ〕）が印加され、この電源用外部端子はそれか
ら直接引き出されたアルミニウム合金を主層とした電源
配線を通してクランプ用ＭＯＳＦＥＴのソース領域に結
線される。一般的に、電源配線は、電源ノイズを迅速に
吸収するために、ＳＲＡＭに使用される配線材料のうち
最も抵抗値の小さいものが使用される。

【０００５】また、前記電源配線は静電気破壊防止回路
に結線されるだけでなく、電源用外部端子から複数の電
源配線として分岐され、この分岐された電源配線は複数
の入力段回路や複数の出力段回路に結線される。通常、
出力段回路は駆動能力が大きく、電源配線にノイズが発
生しやすく、このノイズは入力段回路の回路動作の誤動
作を誘発する。このため、出力段回路に結線される電源
配線及び電源用外部端子、入力段回路に結線される電源
配線及び電源用外部端子の夫々は独立な別系統として構
成される。

【０００６】

【発明が解決しようとする課題】前述のＳＲＡＭにおい
て、静電気の放電による永久破壊を検査する一般的な静
電気破壊試験は複数個の信号用外部端子に高電圧を印加
することで行われている。ところが、実際に市場の使用
環境において発生する静電気破壊モードの多くは、ＳＲ
ＡＭ（半導体ペレット）を封止し保護するパッケージに
帯電した電荷が放電するときに、ＳＲＡＭの内部に過渡
的に発生する局部的な電位差に起因する。この静電気破
壊を定量的に評価する方法として、パッケージ全体を帯
電させ、外部端子から放電し、ＳＲＡＭの内部に電位差
を生じさせるパッケージ帯電法（デバイス帯電法：ＣＤ
法）が提案されている。このパッケージ帯電法におい
て、電源用外部端子から放電が開始されると、電源用外
部端子から抵抗値が小さい電源配線を通して静電気破壊
防止回路のクランプ用ＭＯＳＦＥＴのソース領域に直接
しかも瞬時に過大電圧が印加される。このため、静電気
破壊防止回路のクランプ用ＭＯＳＦＥＴのゲート絶縁膜
に絶縁破壊が発生し、又ソース領域−基板間のｐｎ接合
の接合破壊が発生し、結果的に静電気破壊防止回路が永
久破壊に到る。

【０００７】また、前述のＳＲＡＭの電源用外部端子の
配置位置は、ノイズの吸収を主目的として、規格化され
たパッケージの電源用リードの配列位置に近接し、この
電源用リードの配列位置に律則される。この結果、ＳＲ
ＡＭにおいては、電源用外部端子から複数の入力段回路
の夫々までの結線経路、又は電源用外部端子から複数の
出力段回路の夫々までの結線経路の長さが各々異なる。
電源配線としてＳＲＡＭにおいて使用される配線材料の
うち最も抵抗値が小さいアルミニウム合金を主層にした
としても、結線経路の長さが異なれば結線経路の抵抗値
に変化が生じる。特に、出力段回路は駆動能力が入力段
回路の駆動能力に比べて大きいので、出力段回路の回路
動作に基づき電源配線に発生するノイズは大きい。この
ため、特に、複数の出力段回路においては、電源用外部
端子までの結線経路の長さに応じて電源レベルの回復の
時間が異なり、電源レベルが回復しない状態で出力段回
路の回路動作を実行した場合、誤動作が発生する。

【０００８】本発明の目的は、下記の通りである。 （１）静電気破壊防止回路の保護素子が電源用外部端子
に結線された半導体集積回路装置において、前記静電気
破壊防止回路の静電気破壊を防止する。

【０００９】（２）電源用外部端子から分岐された電源
配線に複数の入力段回路又は複数の出力段回路が結線さ
れる半導体集積回路装置において、前記複数の入力段回
路又は複数の出力段回路の誤動作を防止する。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１２】（１）入力用外部端子と入力段回路との間
の結線経路、又は出力用外部端子と出力段回路との間の
結線経路にドレイン領域若しくはソース領域が接続さ
れ、かつソース領域若しくはドレイン領域が電源用外部
端子に結線された静電気破壊防止回路のクランプ用ＭＩ
ＳＦＥＴを備えた半導体集積回路装置において、前記静
電気破壊防止回路のクランプ用ＭＩＳＦＥＴのソース領
域若しくはドレイン領域と電源用外部端子との間が第１
配線材料で形成された電源配線で結線されるとともに、
この電源配線の結線経路中に前記第１配線材料に比べて
比抵抗値が高い第２配線材料で形成された抵抗素子が電
気的に直列接続をなして挿入される。前記電源配線はア
ルミニウム若しくはアルミニウム合金の単層又はそれを
主層とした積層で構成され、前記抵抗素子は前記電源配
線に対して別の導電層に配置されたタングステンの単層
で構成される。

【００１３】（２）電源用外部端子から分岐された一方
の第１電源配線が第１入力段回路又は第１出力段回路に
結線されるとともに、前記電源用外部端子から分岐され
かつ前記第１電源配線と同一導電層に形成される他の一
方の第２電源配線が第２入力段回路又は第２出力段回路
に結線される半導体集積回路装置において、前記第１電
源配線、第２電源配線のうち、結線経路が短い側の一方
の結線経路に、この一方の結線経路の抵抗値を結線経路
が長い側の他方の結線経路の抵抗値にほぼ一致させる抵
抗素子を電気的に直列に挿入する。

【００１４】

【作用】上述した手段（１）によれば、前記電源用外部
端子に過大電圧が印加された場合（パッケージ帯電法又
はデバイス帯電法に基づく静電気破壊耐圧試験を行った
場合）、前記電源配線の結線経路を伝搬する過大電圧を
抵抗素子でなまらせることができ、静電気破壊防止回路
のクランプ用ＭＩＳＦＥＴのソース領域若しくはドレイ
ン領域とゲート電極との間に瞬時に加わる電圧を分散
（或いは緩和）できるので、クランプ用ＭＩＳＦＥＴの
特にゲート絶縁膜の絶縁破壊やｐｎ接合の接合破壊を防
止しかつ静電気破壊防止回路の破壊を防止し、半導体集
積回路装置の静電気破壊耐圧を向上できる。

【００１５】上述した手段（２）によれば、前記第１入
力段回路、第２入力段回路の夫々に供給される電源レベ
ル、又は第１出力段回路、第２出力段回路の夫々に供給
される電源レベルのノイズ（電源の揺れ）に対する回復
時間を均一にでき、夫々の回路動作タイミングを均一に
できるので、順序正しく回路動作を実行でき、半導体集
積回路装置の回路動作の誤動作を防止できる。

【００１６】以下、本発明の構成について、 ４〔Ｍbi
t〕の大容量を備えるＳＲＡＭに本発明を適用した一実
施例とともに説明する。

【００１７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１８】

【実施例】まず、本発明の一実施例であるＳＲＡＭを封
止し保護するパッケージの構成について、図１（レイア
ウト図）を使用し説明する。

【００１９】図１に示すように、ＳＲＡＭ（半導体ペレ
ット）３は樹脂パッケージ１で封止されかつ保護され
る。ＳＲＡＭ３は平面形状（素子形成面の形状）が長方
形状で構成され、樹脂パッケージ１はＳＲＡＭ３の平面
形状に対して相似形の長方形で構成される。

【００２０】前記ＳＲＡＭ３は平面形状が長方形状のタ
ブ２Ｂの表面上に搭載される。タブ２Ｂは、長方形状の
対向する２つの短辺（図１中、右側の辺及び左側の辺）
において、夫々、タブ吊りリード２Ａが一体に連結され
る。ＳＲＡＭ３の長方形状の対向する２つの長辺の夫々
に沿った領域（図１中、上側の辺及び下側の辺）には、
夫々、複数本のリード（内部リード及び外部リードを含
む）２Ｃが配列される。

【００２１】前記複数本のリード２Ｃは、標準規格に基
づき番号が付されるとともに、印加される信号や電源が
決まっている。本実施例のＳＲＡＭ３は ４〔Ｍbit〕の
大記憶容量を備え、樹脂パッケージ１は３２本のリード
２Ｃが配列される。図１中、ＳＲＡＭ３の長方形状の下
側の長辺に沿って左側端から右側端に向かって１番リー
ド、２番リード、…、１６番リードの夫々が配列され
る。長方形状の上側の長辺に沿って右側端から左側端に
向かって１７番リード、１８番リード、…、３２番リー
ドの夫々が配列される。

【００２２】前記１番リード（２Ｃ）はアドレス信号１
８、２番リードはアドレス信号１６、３番リードはアド
レス信号１４、４番リードはアドレス信号１２、５番リ
ードはアドレス信号７、６番リードはアドレス信号６。
７番リードはアドレス信号５、８番リードはアドレス信
号４、９番リードはアドレス信号３、１０番リードはア
ドレス信号２、１１番リードはアドレス信号１、１２番
リードはアドレス信号０。１３番リードは入出力信号
０、１４番リードは入出力信号１、１５番リードは入出
力信号２、１６番リードは基準電源Ｖｓｓ。基準電源Ｖ
ｓｓは回路の接地電源例えば０〔Ｖ〕である。

【００２３】１７番リードは入出力信号３、１８番リー
ドは入出力信号４、１９番リードは入出力信号５、２０
番リードは入出力信号６、２１番リードは入出力信号
７。２２番リードはチップセレクト信号、２３番リード
はアドレス信号１０、２４番リードはアウトプットイネ
ーブル信号。２５番リードはアドレス信号１１、２６番
リードはアドレス信号９、２７番リードはアドレス信号
８、２８番リードはアドレス信号１３。２９番リードは
ライトイネーブル信号、３０番リードはアドレス信号１
７、３１番リードはアドレス信号１５、３２番リードは
動作電源Ｖｃｃ。動作電源Ｖｃｃは回路の動作電源電圧
例えば５〔Ｖ〕である。

【００２４】前記複数本のリード２Ｃの夫々はＳＲＡＭ
３の素子形成面の周辺領域に配置された複数個の外部端
子３Ｐの夫々に個々に電気的に接続される。この電気的
な接続はワイヤ４を介在して行われる。前記複数個の外
部端子３Ｐの夫々は、結線されるリード２Ｃに近接した
位置において配置される。

【００２５】前記１６番リードつまり基準電源Ｖｓｓが
印加されるリード２Ｃ及び基準電源用外部端子３Ｐは、
図１中、右側端であって下側端に配置される。基準電源
用外部端子３Ｐは本実施例において３個配置される。１
つの基準電源用外部端子３Ｐは入力段回路、出力段回
路、及び静電気破壊防止回路に結線され、他の２つの基
準電源用外部端子３Ｐは内部回路（メモリセルアレイ、
直接周辺回路、間接周辺回路等）に結線される。

【００２６】前記３２番リードつまり動作電源Ｖｃｃが
印加されるリード２Ｃ及び動作電源用外部端子３Ｐは、
図１中、左側端であって上側端に配置される。動作電源
用外部端子３Ｐは本実施例において同様に３個配置され
る。１つの動作電源用外部端子３Ｐは入力段回路、出力
段回路、及び静電気破壊防止回路に結線され、他の２つ
の動作電源用外部端子３Ｐは内部回路に結線される。

【００２７】前記ＳＲＡＭ３、タブ２Ｂ、タブ吊りリー
ド２Ａ及びリード２Ｃの内部リードは樹脂封止体５で封
止される。樹脂封止体５は、トランスファモールド法に
おいて成型され、例えばエポキシ系樹脂が使用される。

【００２８】前記リード２Ｃの外部リードは面実装型又
はピン挿入型に成型される。

【００２９】前記ＳＲＡＭ３の基準電源用外部端子３
Ｐ、基準電源用配線（１９）及び出力段回路（Ｉ／Ｏ）
のレイアウトについて、図２（概略レイアウト図）を使
用し説明する。

【００３０】図２に示すように、３個配置される基準電
源用外部端子３Ｐのうち、１つの基準電源用外部端子３
Ｐは、同図２中、ＳＲＡＭ３の右側短辺に沿って上側に
向かって延在する基準電源用配線１９、右側短辺に沿っ
て下側に向かって延在する基準電源用配線１９の夫々に
分岐される。前者の基準電源用配線１９は、上側長辺に
沿って更に延在し、この上側長辺に沿って配置された出
力段回路Ｉ／Ｏ３〜Ｉ／Ｏ７の夫々に結線される。前者
の基準電源用配線１９は出力段回路Ｉ／Ｏ３〜Ｉ／Ｏ７
の夫々及び夫々の静電気破壊防止回路に基準電源Ｖｓｓ
を供給する。後者の基準電源用配線１９は、下側長辺に
沿って更に延在し、この下側長辺に沿って配置された出
力段回路Ｉ／Ｏ０〜Ｉ／Ｏ２の夫々に結線される。後者
の基準電源用配線１９は出力段回路Ｉ／Ｏ０〜Ｉ／Ｏ２
の夫々及び夫々の静電気破壊防止回路に基準電源Ｖｓｓ
を供給する。

【００３１】同図２に示すように、前記基準電源用外部
端子３Ｐと出力段回路Ｉ／Ｏ３〜Ｉ／Ｏ７の夫々とを結
線する基準電源用配線１９の結線経路は、基準電源用外
部端子３Ｐと出力段回路Ｉ／Ｏ０〜Ｉ／Ｏ２の夫々とを
結線する基準電源用配線１９の結線経路に比べて長くな
る。この結線経路の長さの差は、基準電源用外部端子３
Ｐが前述のように基準電源Ｖｓｓが印加されるリード
（１６番リード）２Ｃに近接した位置に配置されかつこ
のリード２Ｃの配列位置に律則されるので、ＳＲＡＭ３
の右側端であって下側端に配置され、おおよそＳＲＡＭ
３の右側の短辺の長さに相当する。

【００３２】前記基準電源用外部端子３Ｐと出力段回路
Ｉ／Ｏ０〜Ｉ／Ｏ２の夫々とを結線する基準電源用配線
１９の結線経路、すなわち結線経路が短い側の結線経路
に、図２に示すように、抵抗素子（Ｒ）１８が挿入され
る。この抵抗素子１８は、その詳細な平面構造及び断面
構造について後述するが、基準電源用配線１９の結線経
路に電気的に直列に挿入される。

【００３３】前記抵抗素子１８は、基準電源用外部端子
３Ｐに静電気破壊を誘発する過大電圧が印加された場
合、この過大電圧をなまらせ、出力段回路Ｉ／Ｏ０〜Ｉ
／Ｏ２の夫々の静電気破壊防止回路の保護素子の静電気
破壊を防止する目的で構成される。本実施例のＳＲＡＭ
３において、抵抗素子１８は、前記基準電源用外部端子
３Ｐと出力段回路Ｉ／Ｏ３〜Ｉ／Ｏ７の夫々とを結線す
る基準電源用配線１９の結線経路すなわち結線経路が長
い側の結線経路に挿入されない。この結線経路が長い側
の結線経路は、結線経路が長い分、寄生抵抗値が大きく
なり、前述の結線経路が短い側の結線経路の抵抗値に抵
抗素子１８の抵抗値を加算した合計の抵抗値に等しくな
るので、基本的には抵抗素子１８が挿入されない。

【００３４】また、前記抵抗素子１８は、前記結線経路
が長い側の結線経路の抵抗値に、前記結線経路が短い側
の結線経路の抵抗値をほぼ一致できる。つまり、抵抗素
子１８は、基準電源用外部端子３Ｐから出力段回路Ｉ／
Ｏ０〜Ｉ／Ｏ２の夫々までの間の結線経路が短い側の結
線経路の抵抗値を増加し、基準電源用外部端子３Ｐから
出力段回路Ｉ／Ｏ３〜Ｉ／Ｏ７の夫々までの間の結線経
路が長い側の結線経路の抵抗値に等しく設定できる。し
たがって、出力段回路Ｉ／Ｏ０〜Ｉ／Ｏ２の夫々、出力
段回路Ｉ／Ｏ３〜Ｉ／Ｏ７の夫々のいずれにおいても、
基準電源Ｖｓｓにノイズが発生した場合、電源レベルの
回復時間を均一にできる。

【００３５】前記抵抗素子１８の抵抗値Ｒは、結線経路
が短い側の結線経路の長さをＬ１、結線経路が長い側の
結線経路の長さをＬ２、基準電源用配線１９の配線幅を
Ｗ、基準電源用配線１９の比抵抗をρとした場合、下記
の式１で算出できる。

【００３６】

【数１】

【００３７】具体的な数値を持って抵抗素子１８の一例
の抵抗値Ｒを算出すると、結線経路長さＬ１が８００
〔μｍ〕、結線経路長さＬ２が５０００〔μｍ〕、基準
電源用配線１９の配線幅Ｗが４０〔μｍ〕、基準電源用
配線（アルミニウム合金を主層とする配線）１９の比抵
抗ρが０.５〔Ω／□〕とした場合、抵抗素子１８の抵
抗値Ｒは約５０〔Ω〕になる。

【００３８】次に、前記ＳＲＡＭ３の出力段回路Ｉ／Ｏ
及び静電気破壊防止回路ＰＣの具体的な回路構成につい
て、図３（回路図）を使用し説明する。

【００３９】図３に示すように、出力段回路Ｉ／Ｏは、
最終出力段としてのＭＩＳＦＥＴＱｎ１、Ｑｎ２、前段
論理回路Ｌ１及びＬ２で構成される。

【００４０】最終出力段としてのＭＩＳＦＥＴＱｎ１、
Ｑｎ２の夫々はいずれもｎチャネル導電型で構成され
る。ＭＩＳＦＥＴＱｎ１のドレイン領域、ＭＩＳＦＥＴ
Ｑｎ２のソース領域の夫々はいずれもデータ出力信号用
外部端子３Ｐに結線される。ＭＩＳＦＥＴＱｎ１のソー
ス領域は基準電源Ｖｓｓに接続され、ＭＩＳＦＥＴＱｎ
２のドレイン領域は動作電源Ｖｃｃに接続される。基準
電源Ｖｓｓは基準電源用外部端子３Ｐから基準電源用配
線１９を通して供給される。同様に、動作電源Ｖｃｃは
動作電源用外部端子３Ｐから動作電源用配線１９を通し
て供給される。

【００４１】最終出力段としてのＭＩＳＦＥＴＱｎ１の
ゲート電極は前段論理回路Ｌ１で制御され、この前段論
理回路Ｌ１はデータ出力信号端子Ｐ１、出力コントロー
ル信号端子Ｐ３の夫々に接続される。ＭＩＳＦＥＴＱｎ
２のゲート電極は前段論理回路Ｌ２で制御され、この前
段論理回路Ｌ２は反転データ出力信号端子Ｐ２、出力コ
ントロール信号端子Ｐ３の夫々に接続される。

【００４２】前記静電気破壊防止回路ＰＣは前記出力段
回路Ｉ／Ｏとデータ出力信号用外部端子３Ｐとの間の結
線経路に挿入される。この静電気破壊防止回路ＰＣは前
記結線経路に電気的に夫々並列に接続された２個のクラ
ンプ用ＭＩＳＦＥＴＱｎ３及びＱｎ４で構成される。ク
ランプ用ＭＩＳＦＥＴＱｎ３、Ｑｎ４の夫々はいずれも
ｎチャネル導電型で構成される。クランプ用ＭＩＳＦＥ
ＴＱｎ３のソース領域、ゲート電極の夫々は基準電源Ｖ
ｓｓに接続され、ドレイン領域は前記結線経路に接続さ
れる。クランプ用ＭＩＳＦＥＴＱｎ４のソース領域は前
記結線経路に接続され、ゲート電極は基準電源Ｖｓｓに
接続され、ドレイン領域は動作電源Ｖｃｃに接続され
る。基準電源Ｖｓｓは基準電源用外部端子３Ｐから基準
電源用配線１９を通して供給される。同様に、動作電源
Ｖｃｃは動作電源用外部端子３Ｐから動作電源用配線１
９を通して供給される。

【００４３】次に、前記基準電源用外部端子３Ｐから静
電気破壊防止回路ＰＣ、出力段回路Ｉ／Ｏの夫々までの
間の結線経路に挿入された抵抗素子（Ｒ）１８の具体的
な断面構造及び平面構造について、図４（断面図）及び
図５（平面図）を使用し、併せてＳＲＡＭ３のメモリセ
ルの断面構造とともに説明する。

【００４４】まず、図４に示すように、ＳＲＡＭ３は単
結晶珪素からなるｐ型半導体基板１０を主体に構成され
る。このＳＲＡＭ３は相補型ＭＩＳＦＥＴを主体に構成
され、ｐ型半導体基板１０の一部の領域にはｐ型ウエル
領域１１が構成され、他の一部の領域には図示しないｎ
型ウエル領域が構成される。ｐ型ウエル領域１１、ｎ型
ウエル領域の夫々の非活性領域の主面には素子分離絶縁
膜１２が構成される。

【００４５】ＳＲＡＭ３のメモリセルは４層のゲート配
線層及び２層の配線層の合計６層配線構造を備える。メ
モリセルは２個の転送用ＭＩＳＦＥＴ及び情報蓄積部と
してのフリップフロップ回路で構成される。フリップフ
ロップ回路は２個の駆動用ＭＩＳＦＥＴ及び２個の負荷
用ＭＩＳＦＥＴで構成される。

【００４６】前記メモリセルの駆動用ＭＩＳＦＥＴは第
１層目のゲート配線層で形成されたゲート電極１３及び
ソース領域やドレイン領域として使用されるｎ型半導体
領域１５を主構成要素として構成される。ゲート電極１
３は例えば多結晶珪素膜で形成される。転送用ＭＩＳＦ
ＥＴは第２層目のゲート配線層で形成されたゲート電極
１４及びソース領域やドレイン領域として使用されるｎ
型半導体領域１５を主構成要素として構成される。ゲー
ト電極１４は、ワード線としても使用され、例えば多結
晶珪素膜及びその上部に重ね合わせたＷＳｉ膜からなる
積層膜で形成される。負荷用ＭＩＳＦＥＴは、ＳＯＩ構
造又はＴＦＴ構造で構成され、第３層目のゲート配線層
で形成されたゲート電極１６及び第４層目のゲート配線
層で形成されたソース領域、チャネル形成領域、ドレイ
ン領域１７を主構成要素として構成される。ゲート電極
１６、ソース領域１７等のいずれも多結晶珪素膜で形成
される。

【００４７】前記メモリセルの上層においては、第１層
目の配線層で形成された中間配線１８、図示しないメイ
ンワード線１８及びサブワード線１８、第２層目の配線
層で形成されたデータ線１９の夫々が構成される。中間
導電層１８等は例えばＷ膜で形成され、このＷ膜は約５
〔Ω／□〕の比抵抗値を有する。また、中間導電層１８
等は前記Ｗ膜以外の高融点金属膜を使用してもよい。デ
ータ線１９は例えばアルミニウム合金膜（Ｓｉ、Ｃｕの
うち少なくともいずれかが添加される）の単層、又この
アルミニウム合金膜を主層としてバリアメタル膜を重ね
合わせた積層で構成される。データ線１９としては純粋
なアルミニウム膜を使用してもよい。前記アルミニウム
合金膜は、前記Ｗ膜に比べて比抵抗値が約１桁程度小さ
く、約０.５〔Ω／□〕の比抵抗値を有する。

【００４８】前記４層ゲート配線層の各々の間、２層配
線層の各々の間には層間絶縁膜２０が、データ線１９の
上層には最終保護膜２０が構成される。

【００４９】前記ＳＲＡＭ３の基準電源用外部端子１３
Ｐを含むすべての外部端子１３Ｐ、基準電源用配線１
９、動作電源用配線１９の夫々は前記データ線１９と同
一配線層に形成される第４層目の配線層で形成される。
前記基準電源用配線１９の結線経路に挿入される抵抗素
子（Ｒ）１８は前記中間導電層１８等と同一配線層に形
成される第３層目の配線層で形成される。前記基準電源
用配線１９、抵抗素子１８の夫々は層間絶縁膜２０に形
成された接続孔ＴＨを通して電気的に接続される。本実
施例のＳＲＡＭ３は前記抵抗素子１８が約３０〜５０
〔Ω〕に設定される。

【００５０】このように、出力信号用外部端子１３Ｐと
出力段回路Ｉ／Ｏとの間の結線経路にドレイン領域が接
続され、かつソース領域が基準電源用外部端子１３Ｐに
結線された静電気破壊防止回路ＣＰのクランプ用ＭＩＳ
ＦＥＴＱｎ３を備えたＳＲＡＭ３において、前記静電気
破壊防止回路ＣＰのクランプ用ＭＩＳＦＥＴＱｎ３のソ
ース領域と基準電源用外部端子１３Ｐとの間がアルミニ
ウム合金材料を主層として形成された基準電源用配線１
９で結線されるとともに、この基準電源用配線１９の結
線経路中に前記アルミニウム合金材料に比べて比抵抗値
が高いＷ材料で形成された抵抗素子（Ｒ）１８が電気的
に直列接続をなして挿入される。

【００５１】この構成により、前記基準電源用外部端子
１３Ｐに過大電圧が印加された場合（パッケージ帯電法
又はデバイス帯電法に基づく静電気破壊耐圧試験を行っ
た場合）、前記基準電源用配線１９の結線経路を伝搬す
る過大電圧を抵抗素子１８でなまらせることができ、静
電気破壊防止回路ＣＰのクランプ用ＭＩＳＦＥＴＱｎ３
のソース領域とゲート電極との間に瞬時に加わる電圧を
分散（或いは緩和）できるので、クランプ用ＭＩＳＦＥ
ＴＱｎ３の特にゲート絶縁膜の絶縁破壊やｐｎ接合の接
合破壊を防止しかつ静電気破壊防止回路ＣＰの破壊を防
止し、ＳＲＡＭ３の静電気破壊耐圧を向上できる。同様
に、静電気破壊防止回路ＣＰのクランプ用ＭＩＳＦＥＴ
Ｑｎ４のゲート絶縁膜の絶縁破壊やｐｎ接合の接合破壊
を防止できる。

【００５２】また、基準電源用外部端子１３Ｐから分岐
された一方の基準電源用配線１９が出力段回路Ｉ／Ｏに
結線されるとともに、前記基準電源用外部端子１３Ｐか
ら分岐されかつ前記一方の基準電源用配線１９と同一導
電層に形成される他の一方の基準電源用配線１９が他の
出力段回路Ｉ／Ｏに結線されるＳＲＡＭ３において、前
記一方の基準電源用配線１９、他の一方の基準電源用配
線１９のうち、結線経路が短い側の一方の結線経路に、
この一方の結線経路の抵抗値を結線経路が長い側の他方
の結線経路の抵抗値にほぼ一致させる抵抗素子（Ｒ）１
８を電気的に直列に挿入する。

【００５３】この構成により、前記出力段回路Ｉ／Ｏ、
他の出力段回路Ｉ／Ｏの夫々に供給される基準電源レベ
ルのノイズ（電源の揺れ）に対する回復時間を均一にで
き、夫々の回路動作タイミングを均一にできるので、順
序正しく回路動作を実行でき、ＳＲＡＭ３のの回路動作
の誤動作を防止できる。

【００５４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５５】例えば、本発明は、入力信号用外部端子と
入力段回路との間の結線経路に、直列的に挿入された抵
抗素子及び並列的に挿入されたクランプ用ＭＩＳＦＥＴ
を有する静電気破壊防止回路が配置される半導体集積回
路装置において、前記静電気破壊防止回路のクランプ用
ＭＩＳＦＥＴのソース領域と基準電源用外部端子との間
の基準電源用配線の結線経路に抵抗素子を挿入してもよ
い。

【００５６】また、本発明は、ＳＲＡＭに限定されず、
ＤＲＡＭ（Ｄynamic ＲＡＭ）などの半導体記憶回路装
置や半導体論理集積回路装置等、広く半導体集積回路装
置に適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５８】静電気破壊防止回路の保護素子が電源用外
部端子に結線された半導体集積回路装置において、前記
静電気破壊防止回路の静電気破壊を防止できる。

【００５９】また、電源用外部端子から分岐された電源
配線に複数の入力段回路又は複数の出力段回路が結線さ
れる半導体集積回路装置において、前記複数の入力段回
路又は複数の出力段回路の誤動作を防止できる。

【図面の簡単な説明】

【図１】 本発明の一実施例であるＳＲＡＭのパッケー
ジのレイアウト図。

【図２】 前記ＳＲＡＭの外部端子、電源用配線及び出
力段回路の概略レイアウト図。

【図３】 前記ＳＲＡＭ３の出力段回路及び静電気破壊
防止回路の回路図。

【図４】 前記ＳＲＡＭの要部断面図。

【図５】 前記ＳＲＡＭの要部平面図。

【符号の説明】

１３Ｐ…外部端子、１８，Ｒ…抵抗素子、１９…電源配
線、Ｉ／Ｏ…出力段回路、ＣＰ…静電気破壊防止回路、
Ｑｎ…ＭＩＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 本城 繁 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 小倉 和智 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 三井 一人 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力用外部端子と入力段回路との間の結
   線経路、又は出力用外部端子と出力段回路との間の結線
   経路にドレイン領域若しくはソース領域が接続され、か
   つソース領域若しくはドレイン領域が電源用外部端子に
   結線された静電気破壊防止回路のクランプ用ＭＩＳＦＥ
   Ｔを備えた半導体集積回路装置において、前記静電気破
   壊防止回路のクランプ用ＭＩＳＦＥＴのソース領域若し
   くはドレイン領域と電源用外部端子との間が第１配線材
   料で形成された電源配線で結線されるとともに、この電
   源配線の結線経路中に前記第１配線材料に比べて比抵抗
   値が高い第２配線材料で形成された抵抗素子が電気的に
   直列接続をなして挿入されたことを特徴とする半導体集
   積回路装置。
2. 【請求項２】 前記請求項１に記載される電源配線はア
   ルミニウム若しくはアルミニウム合金の単層又はそれを
   主層とした積層で構成され、前記抵抗素子は前記電源配
   線に対して別の導電層に配置されたタングステンの単層
   で構成されたことを特徴とする半導体集積回路装置。
3. 【請求項３】 電源用外部端子から分岐された一方の第
   １電源配線が第１入力段回路又は第１出力段回路に結線
   されるとともに、前記電源用外部端子から分岐されかつ
   前記第１電源配線と同一導電層に形成される他の一方の
   第２電源配線が第２入力段回路又は第２出力段回路に結
   線される半導体集積回路装置において、前記第１電源配
   線、第２電源配線のうち、結線経路が短い側の一方の結
   線経路に、この一方の結線経路の抵抗値を結線経路が長
   い側の他方の結線経路の抵抗値にほぼ一致させる抵抗素
   子を電気的に直列に挿入したことを特徴とする半導体集
   積回路装置。