JPH061891B2 - ブ−トストラツプ回路 - Google Patents
ブ−トストラツプ回路Info
- Publication number
- JPH061891B2 JPH061891B2 JP61150799A JP15079986A JPH061891B2 JP H061891 B2 JPH061891 B2 JP H061891B2 JP 61150799 A JP61150799 A JP 61150799A JP 15079986 A JP15079986 A JP 15079986A JP H061891 B2 JPH061891 B2 JP H061891B2
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- JP
- Japan
- Prior art keywords
- transistor
- voltage
- power supply
- terminal
- nmos transistor
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はブートストラップ回路に関し、特に電界効果ト
ランジスタを用いたブートストラップ回路に関する。
ランジスタを用いたブートストラップ回路に関する。
従来この種のブートストラップ回路は、第３図に示すよ
うにnMOSトランジスタＭ１とnMOSトランジスタＭ２が接
地端子と電源端子間に直列接続されて挿入され出力端子
Ｏにブートストラップ容量Ｃ１が接続されている。なお
説明はすべて＋電源の場合を想定して行なう。
うにnMOSトランジスタＭ１とnMOSトランジスタＭ２が接
地端子と電源端子間に直列接続されて挿入され出力端子
Ｏにブートストラップ容量Ｃ１が接続されている。なお
説明はすべて＋電源の場合を想定して行なう。
第２図はブートストラップ回路の動作信号波形図であ
る。nMOSトランジスタＭ１のゲートに入力信号Ｉの反転
信号が入る時nMOSトランジスタＭ２のゲートに入力信
号Ｉが入力される。これにより出力Ｏの電圧Ｖ０は Ｖ０＝ＶＤ−Ｖth(M2) ……(1) （ＶＤ；電源電圧、Ｖth(M2)；ソースがＶ０の時のＭ２
のしきい電圧）となる。次にＩ＊がＩより少し遅れて立
上ると出力Ｏの電圧Ｖ０′はブートストラップ容量Ｃ１
を介してもち上がるが浮遊容量Ｃ２の為 となる。このようにして電源電圧を越える電圧Ｖ０′が
得られる。
る。nMOSトランジスタＭ１のゲートに入力信号Ｉの反転
信号が入る時nMOSトランジスタＭ２のゲートに入力信
号Ｉが入力される。これにより出力Ｏの電圧Ｖ０は Ｖ０＝ＶＤ−Ｖth(M2) ……(1) （ＶＤ；電源電圧、Ｖth(M2)；ソースがＶ０の時のＭ２
のしきい電圧）となる。次にＩ＊がＩより少し遅れて立
上ると出力Ｏの電圧Ｖ０′はブートストラップ容量Ｃ１
を介してもち上がるが浮遊容量Ｃ２の為 となる。このようにして電源電圧を越える電圧Ｖ０′が
得られる。
上述した従来のブートストラップ回路には２つの問題点
がある。それはＶth(M2)が高ければＶ０が低くなる事が
(1)式に、浮遊容量Ｃ２が大きければ押し上がる比率が
減りＶ０′が低くなる事が(2)式にそれぞれ表わされて
いる。このうち浮遊容量Ｃ２に関しては設計時にブート
ストラップ容量Ｃ１を十分大きくする等である程度改善
できるがｎＭＯＳトランジスタＭ２の基板バイアス特性
が悪いと回路設計のみでは改善する事ができない。
がある。それはＶth(M2)が高ければＶ０が低くなる事が
(1)式に、浮遊容量Ｃ２が大きければ押し上がる比率が
減りＶ０′が低くなる事が(2)式にそれぞれ表わされて
いる。このうち浮遊容量Ｃ２に関しては設計時にブート
ストラップ容量Ｃ１を十分大きくする等である程度改善
できるがｎＭＯＳトランジスタＭ２の基板バイアス特性
が悪いと回路設計のみでは改善する事ができない。
回路設計上はＶth(M2)が０に近いｎＭＯＳトランジスタ
Ｍ２を選ぶことになる。(1)式は、ｎＭＯＳトランジス
タのゲート電圧およびソース電圧がそれぞれＶＤおよび
ＶＤ−Ｖth(M2)でピンチオフしていることを意味してい
る。また、Ｖth(M2)＞０であるので、電源電圧ＶＤ未満
の電圧で基板バイアスされたときピンチオフする特性を
有しているｎＭＯＳトランジスタならＭ２として使用で
きることになる。このようなトランジスタには、基板バ
イアス電圧が０のときのしきい電圧Ｖth(0)がＶth(0)＞
０なるエンハンスメント型トランジスタだけでなく、Ｖ
th(0)＞０ではあるが入力信号Ｉの立上るのにつれて、
ディプレッション状態からエンハンスメント状態へ移行
するトランジスタも含まれている。
Ｍ２を選ぶことになる。(1)式は、ｎＭＯＳトランジス
タのゲート電圧およびソース電圧がそれぞれＶＤおよび
ＶＤ−Ｖth(M2)でピンチオフしていることを意味してい
る。また、Ｖth(M2)＞０であるので、電源電圧ＶＤ未満
の電圧で基板バイアスされたときピンチオフする特性を
有しているｎＭＯＳトランジスタならＭ２として使用で
きることになる。このようなトランジスタには、基板バ
イアス電圧が０のときのしきい電圧Ｖth(0)がＶth(0)＞
０なるエンハンスメント型トランジスタだけでなく、Ｖ
th(0)＞０ではあるが入力信号Ｉの立上るのにつれて、
ディプレッション状態からエンハンスメント状態へ移行
するトランジスタも含まれている。
また、ｎＭＯＳトランジスタＭ１がオフ状態へ移行する
とき、ｎＭＯＳトランジスタＭ２がオンしている方が動
作速度を大にする上で好ましいのでＭ２のしきい電圧Ｖ
th(0)は、｜Ｍ１のしきい電圧｜＞｜Ｖth(0)｜となるも
のが選ばれる。
とき、ｎＭＯＳトランジスタＭ２がオンしている方が動
作速度を大にする上で好ましいのでＭ２のしきい電圧Ｖ
th(0)は、｜Ｍ１のしきい電圧｜＞｜Ｖth(0)｜となるも
のが選ばれる。
以上説明したことをまとめると、このｎＭＯＳトランジ
スタＭ２のしきい電圧Ｖthは、 ｜Ｍ１のしきい電圧｜＞｜Ｖth(0)｜、かつ遅延信号Ｉ
＊が立上る前にはＭ２のソース電圧ＶＳが ＶＤ−｜Ｖth(M2)｜≧ＶＳ…………………(3) の関係を満足する限り絶対値を低くすればよい。
スタＭ２のしきい電圧Ｖthは、 ｜Ｍ１のしきい電圧｜＞｜Ｖth(0)｜、かつ遅延信号Ｉ
＊が立上る前にはＭ２のソース電圧ＶＳが ＶＤ−｜Ｖth(M2)｜≧ＶＳ…………………(3) の関係を満足する限り絶対値を低くすればよい。
結局のところ０Ｖ付近のＶth(0)を選ぶ為、工程のばら
つきにより出力が低レベルを出す限りＭ２に電流が流れ
てしまうことになりがちであり、従ってこの方法はＣＭ
ＯＳ回路には使用できない。
つきにより出力が低レベルを出す限りＭ２に電流が流れ
てしまうことになりがちであり、従ってこの方法はＣＭ
ＯＳ回路には使用できない。
上述した従来のブートストラップ回路は、出力電圧の最
大値をできるだけ大きくとる必要上しきい電圧の低いト
ランジスタを電源側に有するため出力電圧が低レベルの
とき貫通電流が流れて消費電力が大きくなるＣＭＯＳ集
積回路に使用できないという問題点があった。
大値をできるだけ大きくとる必要上しきい電圧の低いト
ランジスタを電源側に有するため出力電圧が低レベルの
とき貫通電流が流れて消費電力が大きくなるＣＭＯＳ集
積回路に使用できないという問題点があった。
本発明の目的は消費電力の節減されたブートストラップ
回路を提供することにある。
回路を提供することにある。
本発明のブートストラップ回路は、第１導電型の第１の
トランジスタ、前記第１のトランジスタのしきい電圧よ
り０に近いしきい電圧を基板バイアスが０のときに有す
る第１導電型の第２のトランジスタ及び第２導電型の第
３のトランジスタを直列接続して接地端子と電源端子間
に挿入してなり、前記第２のトランジスタのゲートに前
記接地端子に印加される接地電圧から前記電源端子に印
加される電源電圧までの範囲で変化する所定の入力信号
を供給する入力信号端と、前記第１、第３のトランジス
タのゲートに前記入力信号の反転信号を供給する反転信
号入力端と、前記入力信号の遅延信号をブートストラッ
プ容量を介して前記第１、第２のトランジスタの接続点
に印加する遅延信号入力端とを有し、前記第２のトラン
ジスタが前記電源電圧未満の電圧で基板バイアスされた
ときピンチオフする特性を有しているというものであ
る。
トランジスタ、前記第１のトランジスタのしきい電圧よ
り０に近いしきい電圧を基板バイアスが０のときに有す
る第１導電型の第２のトランジスタ及び第２導電型の第
３のトランジスタを直列接続して接地端子と電源端子間
に挿入してなり、前記第２のトランジスタのゲートに前
記接地端子に印加される接地電圧から前記電源端子に印
加される電源電圧までの範囲で変化する所定の入力信号
を供給する入力信号端と、前記第１、第３のトランジス
タのゲートに前記入力信号の反転信号を供給する反転信
号入力端と、前記入力信号の遅延信号をブートストラッ
プ容量を介して前記第１、第２のトランジスタの接続点
に印加する遅延信号入力端とを有し、前記第２のトラン
ジスタが前記電源電圧未満の電圧で基板バイアスされた
ときピンチオフする特性を有しているというものであ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
この実施例と第３図の従来例との相違は、ゲートに反転
信号を印加されるｐＭＯＳトランジスタＭ３が電源端
子ＶＤとｎＭＯＳトランジスタＭ２の間に挿入されてい
ることである。
信号を印加されるｐＭＯＳトランジスタＭ３が電源端
子ＶＤとｎＭＯＳトランジスタＭ２の間に挿入されてい
ることである。
すなわち、この実施例は、ｎ型の第１のトランジスタ
（ｎＭＯＳトランジスタＭ１）、ｎＭＯＳトランジスタ
Ｍ１のしきい電圧より０に近いしきい電圧Ｖth(0)を基
板バイアスが０のときに有するｎ型の第２のトランジス
タ（ｎＭＯＳトランジスタＭ２）及びｐ型の第３のトラ
ンジスタ（ｐＭＯＳトランジスタＭ３）を直列接続して
接地端子と電源端子間に挿入してなり、ｎＭＯＳトラン
ジスタＭ２のゲートに前述の接地端子に印加される接地
電圧から前述の電源端子に印加される電源電圧ＶＤまで
の範囲で変化する所定の入力信号を供給する入力信号端
と、第１、第３のトランジスタ（Ｍ１，Ｍ３）のゲート
に入力信号Ｉの反転信号を供給する反転信号入力端
と、入力信号Ｉの遅延信号Ｉ＊をブートストラップ容量
Ｃ１を介して第１、第２のトランジスタＭ１，Ｍ３の接
続点に印加する遅延信号入力端とを有し、第２のトラン
ジスタＭ２が電源電圧ＶＤ未満の電圧で基板バイアスさ
れたときにピンチオフする特性を有しているというもの
である。すなちＭ２のしきい電圧Ｖth(0)およびＶ
th(M2)は従来例と同じく式(3)をみたしている。
（ｎＭＯＳトランジスタＭ１）、ｎＭＯＳトランジスタ
Ｍ１のしきい電圧より０に近いしきい電圧Ｖth(0)を基
板バイアスが０のときに有するｎ型の第２のトランジス
タ（ｎＭＯＳトランジスタＭ２）及びｐ型の第３のトラ
ンジスタ（ｐＭＯＳトランジスタＭ３）を直列接続して
接地端子と電源端子間に挿入してなり、ｎＭＯＳトラン
ジスタＭ２のゲートに前述の接地端子に印加される接地
電圧から前述の電源端子に印加される電源電圧ＶＤまで
の範囲で変化する所定の入力信号を供給する入力信号端
と、第１、第３のトランジスタ（Ｍ１，Ｍ３）のゲート
に入力信号Ｉの反転信号を供給する反転信号入力端
と、入力信号Ｉの遅延信号Ｉ＊をブートストラップ容量
Ｃ１を介して第１、第２のトランジスタＭ１，Ｍ３の接
続点に印加する遅延信号入力端とを有し、第２のトラン
ジスタＭ２が電源電圧ＶＤ未満の電圧で基板バイアスさ
れたときにピンチオフする特性を有しているというもの
である。すなちＭ２のしきい電圧Ｖth(0)およびＶ
th(M2)は従来例と同じく式(3)をみたしている。
いま、もし、ｎＭＯＳトランジスタＭ２がオンしている
状態を維持し続けるとしてｎＭＯＳトランジスタＭ１，
ｐＭＯＳトランジスタＭ３の関係を見るとこれは通常の
ＣＭＯＳインバータである。つまり従来出力Ｏが低レベ
ルの時、ｎＭＯＳトランジスタＭ２が、電源電圧ＶＤで
基板バイアスされたときピンチオフするディプレッショ
ン型トランジスタの場合は回路に電流が流れたが本実施
例の回路においては過渡的な貫通電流はともかくとして
定常的に電流が流れる事はない。更にｎＭＯＳトランジ
スタＭ２がない通常のＣＭＯＳインバータの出力を押し
上げようとしてもｐＭＯＳトランジスタのドレイン拡散
層を順バイアスしてしまい電源電圧ＶＤ以上には上がら
ない。本実施例では出力Ｏが電源電圧ＶＤ以上になって
も、ｎＭＯＳトランジスタＭ２はピンチオフ状態を保つ
ことができるので押し上げることができる。つまり出力
Ｏには対接地電位に対してのダイオードＤ１のみにして
おく為にもｎＭＯＳトランジスタＭ２は必要である。
状態を維持し続けるとしてｎＭＯＳトランジスタＭ１，
ｐＭＯＳトランジスタＭ３の関係を見るとこれは通常の
ＣＭＯＳインバータである。つまり従来出力Ｏが低レベ
ルの時、ｎＭＯＳトランジスタＭ２が、電源電圧ＶＤで
基板バイアスされたときピンチオフするディプレッショ
ン型トランジスタの場合は回路に電流が流れたが本実施
例の回路においては過渡的な貫通電流はともかくとして
定常的に電流が流れる事はない。更にｎＭＯＳトランジ
スタＭ２がない通常のＣＭＯＳインバータの出力を押し
上げようとしてもｐＭＯＳトランジスタのドレイン拡散
層を順バイアスしてしまい電源電圧ＶＤ以上には上がら
ない。本実施例では出力Ｏが電源電圧ＶＤ以上になって
も、ｎＭＯＳトランジスタＭ２はピンチオフ状態を保つ
ことができるので押し上げることができる。つまり出力
Ｏには対接地電位に対してのダイオードＤ１のみにして
おく為にもｎＭＯＳトランジスタＭ２は必要である。
なお、＋電源で＋方向へ押し上げる例について説明した
が、−電源で一方向へ変化させる場合には、以上の説明
において電源電圧、信号の極性を逆にし、トランジスタ
の導電型を入れかえればよい。
が、−電源で一方向へ変化させる場合には、以上の説明
において電源電圧、信号の極性を逆にし、トランジスタ
の導電型を入れかえればよい。
以上説明したように本発明によれば、定常的なかん通電
流がなく低消費電力でかつ押し上げ効率の高いブートス
トラップ回路が実現でき、ＣＭＯＳ集積回路に使用でき
るという効果がある。
流がなく低消費電力でかつ押し上げ効率の高いブートス
トラップ回路が実現でき、ＣＭＯＳ集積回路に使用でき
るという効果がある。
第１図は本発明の一実施例の回路図、第２図はブートス
トラップ回路の動作信号波形図、第３図は従来例の回路
図である。 Ｍ１……nMOSトランジスタ、Ｍ２……低しきい値のnMOS
トランジスタ、Ｍ３……pMOSトランジスタ、Ｃ１……ブ
ートストラップ容量、Ｃ２……浮遊容量、Ｄ１……寄生
ダイオード。
トラップ回路の動作信号波形図、第３図は従来例の回路
図である。 Ｍ１……nMOSトランジスタ、Ｍ２……低しきい値のnMOS
トランジスタ、Ｍ３……pMOSトランジスタ、Ｃ１……ブ
ートストラップ容量、Ｃ２……浮遊容量、Ｄ１……寄生
ダイオード。
Claims (1)
- 【請求項１】第１導電型の第１のトランジスタ、前記第
１のトランジスタのしきい電圧より０に近いしきい電圧
を基板バイアスが０のときに有する第１導電型の第２の
トランジスタ及び第２導電型の第３のトランジスタを直
列接続して接地端子と電源端子間に挿入してなり、前記
第２のトランジスタのゲートに前記接地端子に印加され
る接地電圧から前記電源端子に印加される電源電圧まで
の範囲で変化する所定の入力信号を供給する入力信号端
と、前記第１、第３のトランジスタのゲートに前記入力
信号の反転信号を供給する反転信号入力端と、前記入力
信号の遅延信号をブートストラップ容量を介して前記第
１、第２のトランジスタの接続点に印加する遅延信号入
力端とを有し、前記第２のトランジスタが前記電源電圧
未満の電圧で基板バイアスされたときピンチオフする特
性を有していることを特徴とするブートストラップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150799A JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150799A JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114316A JPS63114316A (ja) | 1988-05-19 |
| JPH061891B2 true JPH061891B2 (ja) | 1994-01-05 |
Family
ID=15504682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150799A Expired - Fee Related JPH061891B2 (ja) | 1986-06-26 | 1986-06-26 | ブ−トストラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061891B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
-
1986
- 1986-06-26 JP JP61150799A patent/JPH061891B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63114316A (ja) | 1988-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |