JPH061897B2 - エラー訂正論理回路 - Google Patents
エラー訂正論理回路Info
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- JPH061897B2 JPH061897B2 JP61193026A JP19302686A JPH061897B2 JP H061897 B2 JPH061897 B2 JP H061897B2 JP 61193026 A JP61193026 A JP 61193026A JP 19302686 A JP19302686 A JP 19302686A JP H061897 B2 JPH061897 B2 JP H061897B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
-
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は一般に論理回路に関するものである。具体的に
は、本発明は冗長回路及び相互接続線を用いて２種類の
障害をマスクする論理回路設計に関するものである。
は、本発明は冗長回路及び相互接続線を用いて２種類の
障害をマスクする論理回路設計に関するものである。
Ｂ．従来技術 論理用集積回路は、一般に個々の素子が一層小形化され
る結果としてますます高度かつ複雑になるので、完全に
動作する論理回路を許容し得る歩留りで生産することが
ますます困難になってきている。集積チップ上の電気部
品の寸法がますます小さくなるにつれて、プロセスの許
容限界は小さくなってきている。過去には、この限界は
十分大きかったので、許容し得る歩留りで完全なチップ
が得られていたが、この許容し得る歩留りを得るのが次
第に困難になってきている。さらに、それに応じてノイ
ズの許容限界が小さくなってきている。すなわち、論理
チップは大部分の時間満足に動作するが、時おり過渡的
ノイズが内部の線の１つにランダムに印加され、その結
果誤った論理動作が生じる。
る結果としてますます高度かつ複雑になるので、完全に
動作する論理回路を許容し得る歩留りで生産することが
ますます困難になってきている。集積チップ上の電気部
品の寸法がますます小さくなるにつれて、プロセスの許
容限界は小さくなってきている。過去には、この限界は
十分大きかったので、許容し得る歩留りで完全なチップ
が得られていたが、この許容し得る歩留りを得るのが次
第に困難になってきている。さらに、それに応じてノイ
ズの許容限界が小さくなってきている。すなわち、論理
チップは大部分の時間満足に動作するが、時おり過渡的
ノイズが内部の線の１つにランダムに印加され、その結
果誤った論理動作が生じる。
その結果、プロセスの許容限界を越えたハード面の障害
と過渡的ノイズ障害であるソフト面の障害の両方に対す
るエラー訂正論理が増々注目を集めてきた。
と過渡的ノイズ障害であるソフト面の障害の両方に対す
るエラー訂正論理が増々注目を集めてきた。
障害の大部分は論理機能自体ではなく、個々の能動デバ
イス間の相互接続に関係していると考えられる。内部論
理信号はしばしば比較的長い距離を伝わる必要がある。
そのような内部論理信号の相互接続の数が多い場合、チ
ップ設計者は、相互接続路をできるだけ密にしようとす
る。すなわち、典型的には金属から成る相互接続線は、
比較的狭く作られ、隣接する相互接続線から最小限度の
距離だけ隔てられる。これらの相互接続線について、幾
つかの主要な障害形態がある。相互接続線は中間のどこ
かで分離することができるので、次の論理段に対する入
力は開路、すなわち浮動電位に出会う。もう１つの一般
的な障害形態は、２つの隣接する相互接続線が互いに短
絡されることである。多くの種類の論理では、異なる信
号を運ぶ２本の線が互いに短絡されると、一方の論理レ
ベルが他方より優勢となる。したがって、一方の線が高
レベルの論理信号を選び、他方が低レベルの論理信号を
運ぶという、この障害形態で唯一の重要な論理結合で
は、短絡が起こると、多くの重要な技術において所定の
論理信号、例えば高レベルの論理信号が発生する。３番
目の一般的な障害形態では、金属性の相互接続線が固定
電位、通常は高レベル電位に短絡する。微細な金属相互
接続線を得るために基板のエッチングまたは反応イオン
・エッチングを使用するときに、この障害形態は特に重
要である。
イス間の相互接続に関係していると考えられる。内部論
理信号はしばしば比較的長い距離を伝わる必要がある。
そのような内部論理信号の相互接続の数が多い場合、チ
ップ設計者は、相互接続路をできるだけ密にしようとす
る。すなわち、典型的には金属から成る相互接続線は、
比較的狭く作られ、隣接する相互接続線から最小限度の
距離だけ隔てられる。これらの相互接続線について、幾
つかの主要な障害形態がある。相互接続線は中間のどこ
かで分離することができるので、次の論理段に対する入
力は開路、すなわち浮動電位に出会う。もう１つの一般
的な障害形態は、２つの隣接する相互接続線が互いに短
絡されることである。多くの種類の論理では、異なる信
号を運ぶ２本の線が互いに短絡されると、一方の論理レ
ベルが他方より優勢となる。したがって、一方の線が高
レベルの論理信号を選び、他方が低レベルの論理信号を
運ぶという、この障害形態で唯一の重要な論理結合で
は、短絡が起こると、多くの重要な技術において所定の
論理信号、例えば高レベルの論理信号が発生する。３番
目の一般的な障害形態では、金属性の相互接続線が固定
電位、通常は高レベル電位に短絡する。微細な金属相互
接続線を得るために基板のエッチングまたは反応イオン
・エッチングを使用するときに、この障害形態は特に重
要である。
Ｃ．発明が解決しようとする問題点 障害をマスクするための１つの技術は、３重モジュラー
冗長度（ＴＭＲ）を使用することである。ＴＭＲを相互
接続障害に適用するには、各相互接続を３つの相互接続
で置き換えることが必要である。次に、論理ブロックの
入力部に、エラー訂正段を設ける。このエラー訂正入力
段は、３本のすべての相互接続部上の信号を比較し、少
くとも２本の相互接続部上に示されるあらゆる信号をエ
ラー訂正済み出力として用いる。１なわち、３本の冗長
線の間で採決を行う。３重モジュラー冗長度では、障害
が１つだけあると仮定されているので、単一のエラーし
か訂正できない。この単一エラーの仮定は、大部分のエ
ラー訂正技術で一般的なものである。３重モジュラー冗
長度は非常に効果的であるとはいえ、チップの設計に大
きな制約が加わる。相互接続の数を３倍にするには、も
ちろん長い相互接続路に３倍のチップ面積を充当するこ
とが必要である。それなら、低密度の単一の相互接続路
を使って、ＴＭＲなしに許容できる信頼性を得る方がよ
いかもしれない。３重モジュラー冗長度を拡張し、相互
接続部が駆動している論理関数を含むようにする場合に
は、この面積に関する問題は一層深刻になる。各入力が
長い相互接続部によって駆動される２入力論理関数の例
を採り上げる。複合ＴＭＲ設計では、３本の冗長線が２
組ある。この２組の３本線は、個々の論理回路で可能な
あらゆる組合わせで組み合わされ、論理回路の出力部で
採決が行われる。しかし、この手法は９個の論理回路が
あることが必要である。これは、大きなチップ面積が犠
牲になることは言うまでもない。
冗長度（ＴＭＲ）を使用することである。ＴＭＲを相互
接続障害に適用するには、各相互接続を３つの相互接続
で置き換えることが必要である。次に、論理ブロックの
入力部に、エラー訂正段を設ける。このエラー訂正入力
段は、３本のすべての相互接続部上の信号を比較し、少
くとも２本の相互接続部上に示されるあらゆる信号をエ
ラー訂正済み出力として用いる。１なわち、３本の冗長
線の間で採決を行う。３重モジュラー冗長度では、障害
が１つだけあると仮定されているので、単一のエラーし
か訂正できない。この単一エラーの仮定は、大部分のエ
ラー訂正技術で一般的なものである。３重モジュラー冗
長度は非常に効果的であるとはいえ、チップの設計に大
きな制約が加わる。相互接続の数を３倍にするには、も
ちろん長い相互接続路に３倍のチップ面積を充当するこ
とが必要である。それなら、低密度の単一の相互接続路
を使って、ＴＭＲなしに許容できる信頼性を得る方がよ
いかもしれない。３重モジュラー冗長度を拡張し、相互
接続部が駆動している論理関数を含むようにする場合に
は、この面積に関する問題は一層深刻になる。各入力が
長い相互接続部によって駆動される２入力論理関数の例
を採り上げる。複合ＴＭＲ設計では、３本の冗長線が２
組ある。この２組の３本線は、個々の論理回路で可能な
あらゆる組合わせで組み合わされ、論理回路の出力部で
採決が行われる。しかし、この手法は９個の論理回路が
あることが必要である。これは、大きなチップ面積が犠
牲になることは言うまでもない。
従って、本発明の主な目的は、チップ上の冗長性相互接
続線、例えば、ＶＬＳＩ回路の冗長性相互接続線、につ
いて、高電位レベル信号への短絡、別の誤った電位レベ
ル状態の信号への短絡及び開路を含む障害をマスキング
できるＡＮＤ又はＮＡＮＤバイポーラ回路から成るエラ
ー訂正論理回路を提供することである。
続線、例えば、ＶＬＳＩ回路の冗長性相互接続線、につ
いて、高電位レベル信号への短絡、別の誤った電位レベ
ル状態の信号への短絡及び開路を含む障害をマスキング
できるＡＮＤ又はＮＡＮＤバイポーラ回路から成るエラ
ー訂正論理回路を提供することである。
本発明の他の目的は、冗長性二重相互接続線を利用する
ことにより、線路障害時に、回路に対応する浮動電位状
態ないし異なる二重相互接続線対への短絡に対応する異
なる浮動電位状態の障害信号を訂正することのできるＡ
ＮＤ又はＮＡＮＤバイポーラ回路から成るエラー訂正論
理回路を提供することである。
ことにより、線路障害時に、回路に対応する浮動電位状
態ないし異なる二重相互接続線対への短絡に対応する異
なる浮動電位状態の障害信号を訂正することのできるＡ
ＮＤ又はＮＡＮＤバイポーラ回路から成るエラー訂正論
理回路を提供することである。
Ｄ．問題点を解決するための手段 本発明によるエラー訂正論理回路は、少なくとも１対の
冗長性二重相互接続線を各々入力とする少なくとも２組
のバイポーラ素子の電流スイッチ型のＡＮＤ又はＮＡＮ
Ｄ論理回路から成り、各論理回路は各々、１対のエミッ
タ・フォロワ型の入力トランジスタ回路及び出力トラン
ジスタ回路を含んでいる。各入力トランジスタ回路は、
二重相互接続線が障害により開路状態時に発生するか見
かけ上の高電位に対応する浮動電位の障害信号を訂正す
るためのプル・アップ抵抗を含んでいる。各出力トラン
ジスタ回路は、二重相互接続線対の対相互間の短絡障害
時に発生する見かけ上低電位近傍、即ち中間電位に対応
する浮動電位の障害信号を訂正するための比較電位を供
給するための可成り小さい値の抵抗をエミッタ回路に含
んでいる。この抵抗値は、プル・アップ抵抗よりも約２
桁程度、小さい値である。
冗長性二重相互接続線を各々入力とする少なくとも２組
のバイポーラ素子の電流スイッチ型のＡＮＤ又はＮＡＮ
Ｄ論理回路から成り、各論理回路は各々、１対のエミッ
タ・フォロワ型の入力トランジスタ回路及び出力トラン
ジスタ回路を含んでいる。各入力トランジスタ回路は、
二重相互接続線が障害により開路状態時に発生するか見
かけ上の高電位に対応する浮動電位の障害信号を訂正す
るためのプル・アップ抵抗を含んでいる。各出力トラン
ジスタ回路は、二重相互接続線対の対相互間の短絡障害
時に発生する見かけ上低電位近傍、即ち中間電位に対応
する浮動電位の障害信号を訂正するための比較電位を供
給するための可成り小さい値の抵抗をエミッタ回路に含
んでいる。この抵抗値は、プル・アップ抵抗よりも約２
桁程度、小さい値である。
本発明の構成は次の通りである。
１対の冗長性二重相互接続線が各々ベースに接続された
１対の入力トランジスタ回路、該トランジスタ回路の各
々により制御される直列接続の電流ステアリング回路及
び該電流ステアリング回路の各電圧ノードに接続された
１対の出力トランジスタ回路を含む電流スイッチ型のＡ
ＮＤ又はＮＡＮＤの複数組の論理回路から成り、本質的
には第１又は第２の論理状態に対応する配線信号が１対
の冗長性二重相互接続線の２線信号の形で入力され、各
二重相互接続線対は、論理状態及び配線障害に依存して
第１電位状態、第２電位状態及び浮動電位状態を有し、
異なった電位状態の２線信号を導通する対の一方が障害
により他方へ短絡されると両線とも第１電位状態の信号
を導通するように構成されている障害をマスキングする
冗長性二重相互接続線を有するエラー訂正論理回路にお
いて、 上記各入力トランジスタ回路は、二重相互接続線の一方
が開路障害になって浮動電位状態に誤駆動されたとき第
１電位状態に対応するバイアス電位をベースへ印加する
プル・アップ抵抗を含んでおり、 上記各出力トランジスタ回路は、エミッタ・フォロア型
に構成されていて、任意の対の二重相互接続線が障害に
より他の対の二重相互接続線へ短絡されて第１及び第２
の電位状態の中間電位の浮動電位状態に誤駆動されたと
き、出力電圧が低論理レベルから高論理レベルにプル・
アップされるのを阻止するのに十分に小さい抵抗をエミ
ッタ回路に含んでおり、 ２本の冗長性相互接続線により障害をマスキングするエ
ラー訂正論理回路。
１対の入力トランジスタ回路、該トランジスタ回路の各
々により制御される直列接続の電流ステアリング回路及
び該電流ステアリング回路の各電圧ノードに接続された
１対の出力トランジスタ回路を含む電流スイッチ型のＡ
ＮＤ又はＮＡＮＤの複数組の論理回路から成り、本質的
には第１又は第２の論理状態に対応する配線信号が１対
の冗長性二重相互接続線の２線信号の形で入力され、各
二重相互接続線対は、論理状態及び配線障害に依存して
第１電位状態、第２電位状態及び浮動電位状態を有し、
異なった電位状態の２線信号を導通する対の一方が障害
により他方へ短絡されると両線とも第１電位状態の信号
を導通するように構成されている障害をマスキングする
冗長性二重相互接続線を有するエラー訂正論理回路にお
いて、 上記各入力トランジスタ回路は、二重相互接続線の一方
が開路障害になって浮動電位状態に誤駆動されたとき第
１電位状態に対応するバイアス電位をベースへ印加する
プル・アップ抵抗を含んでおり、 上記各出力トランジスタ回路は、エミッタ・フォロア型
に構成されていて、任意の対の二重相互接続線が障害に
より他の対の二重相互接続線へ短絡されて第１及び第２
の電位状態の中間電位の浮動電位状態に誤駆動されたと
き、出力電圧が低論理レベルから高論理レベルにプル・
アップされるのを阻止するのに十分に小さい抵抗をエミ
ッタ回路に含んでおり、 ２本の冗長性相互接続線により障害をマスキングするエ
ラー訂正論理回路。
Ｅ．実施例 本発明を用いると、二重冗長性相互接続及びエラー訂正
入力によって、多くの種類の障害が直される。すなわ
ち、論理信号xについては、信号x０及びx１を運ぶ２本
の相互接続線があることになる。論理信号ｙについては
２つの線信号ｙ０及びｙ１があることになる。出力Ｗ＝
ＮＯＲ(x,y)のＮＯＲ機能に対する比較的簡単なエラー
訂正論理回路を第１図に示す。線信号ｘ０及びｘ１を運
ぶ２本の冗長性相互接続線１０及び１２は、それぞれエ
ラー訂正ＡＮＤ回路１４が受け取る。同様に、線信号ｙ
０及びｙ１を運ぶ冗長性相互接続線１６及び１８は、も
う１つのエラー訂正ＡＮＤ回路２０が受け取る。エラー
訂正ＡＮＤ回路１４及び２０は、それらが受け取った冗
長性信号線１０及び１２または１６及び１８上の障害の
少くとも一部をマスクし、それぞれの出力２２及び２４
上で訂正済み信号ｘＣ又はｙＣを発生する。出力線２２
及び２４は、２つの冗長性論理機能に通じている。この
機能は、ここでは、それぞれの出力３０及び３２上で冗
長性論理出力ｗ０及びｗ１を発生するＮＯＲ回路２６及
び２８によって表されている。冗長性出力線３０及び３
２は、信号ｘ０ｘ１に対する冗長性の線１０及び１２と
同様に、他の論理回路に導かれて入力として用いられ
る。
入力によって、多くの種類の障害が直される。すなわ
ち、論理信号xについては、信号x０及びx１を運ぶ２本
の相互接続線があることになる。論理信号ｙについては
２つの線信号ｙ０及びｙ１があることになる。出力Ｗ＝
ＮＯＲ(x,y)のＮＯＲ機能に対する比較的簡単なエラー
訂正論理回路を第１図に示す。線信号ｘ０及びｘ１を運
ぶ２本の冗長性相互接続線１０及び１２は、それぞれエ
ラー訂正ＡＮＤ回路１４が受け取る。同様に、線信号ｙ
０及びｙ１を運ぶ冗長性相互接続線１６及び１８は、も
う１つのエラー訂正ＡＮＤ回路２０が受け取る。エラー
訂正ＡＮＤ回路１４及び２０は、それらが受け取った冗
長性信号線１０及び１２または１６及び１８上の障害の
少くとも一部をマスクし、それぞれの出力２２及び２４
上で訂正済み信号ｘＣ又はｙＣを発生する。出力線２２
及び２４は、２つの冗長性論理機能に通じている。この
機能は、ここでは、それぞれの出力３０及び３２上で冗
長性論理出力ｗ０及びｗ１を発生するＮＯＲ回路２６及
び２８によって表されている。冗長性出力線３０及び３
２は、信号ｘ０ｘ１に対する冗長性の線１０及び１２と
同様に、他の論理回路に導かれて入力として用いられ
る。
本発明は冗長性入力線１０及び１２上の単一の障害を直
すことができ、さらに入力線１６及び１８における別の
単一障害をも多分訂正することができる。論理ブロック
２６及び２８が冗長であるため、出力線３０及び３２の
一方における障害が出力線３０及び３２の他方に伝わる
ことが防止される。もちろん、単一出力に二重バッファ
増幅器を接続しても、同じ分離が実現されるはずであ
る。しかし、二重論理ブロック２６及び２８は、さらに
論理ブロック自体における障害冗長性を備えている。
すことができ、さらに入力線１６及び１８における別の
単一障害をも多分訂正することができる。論理ブロック
２６及び２８が冗長であるため、出力線３０及び３２の
一方における障害が出力線３０及び３２の他方に伝わる
ことが防止される。もちろん、単一出力に二重バッファ
増幅器を接続しても、同じ分離が実現されるはずであ
る。しかし、二重論理ブロック２６及び２８は、さらに
論理ブロック自体における障害冗長性を備えている。
第１図に示す論理機能は２入力ＮＯＲであるが、もっと
高次のＮＯＲ，ＯＲ，ＡＮＤまたはＮＯＲ機能など他の
論理機能も同様に実現することができる。これらの別の
実施例では、論理ブロック２６及び２８の各々が所期の
機能で置き換えられる。追加の入力変数がある場合は、
追加のエラー訂正ＡＮＤ回路が必要となる。一方、単一
の論理信号ｘのみが障害を生じ易いと考えられる場合
は、単一のエラー訂正ＡＮＤ回路１４を用いることがで
きる。
高次のＮＯＲ，ＯＲ，ＡＮＤまたはＮＯＲ機能など他の
論理機能も同様に実現することができる。これらの別の
実施例では、論理ブロック２６及び２８の各々が所期の
機能で置き換えられる。追加の入力変数がある場合は、
追加のエラー訂正ＡＮＤ回路が必要となる。一方、単一
の論理信号ｘのみが障害を生じ易いと考えられる場合
は、単一のエラー訂正ＡＮＤ回路１４を用いることがで
きる。
エラー訂正ＡＮＤ回路の特性は、もちろん本発明にとっ
て極めて重大である。通常のＡＮＤ回路では、限られた
種類の障害しか訂正できないはずである。それは、見か
け上高レベルである線信号は訂正できるが、見かけ上低
レベルである障害信号は訂正できない。開路した相互接
続は浮動電位を有し、したがって駆動信号と無関係に高
または低のどちらか一のレベルになり得る。通常のＡＮ
Ｄ回路では、この開路状態を訂正することができない。
て極めて重大である。通常のＡＮＤ回路では、限られた
種類の障害しか訂正できないはずである。それは、見か
け上高レベルである線信号は訂正できるが、見かけ上低
レベルである障害信号は訂正できない。開路した相互接
続は浮動電位を有し、したがって駆動信号と無関係に高
または低のどちらか一のレベルになり得る。通常のＡＮ
Ｄ回路では、この開路状態を訂正することができない。
エラー訂正ＡＮＤ回路の１つの実施例は、２本の入力線
１０及び１２のいずれか一方上の３種類の障害を訂正す
るものである。すなわち、訂正できる障害は、高レベル
信号への短絡、別の誤まった状態の信号への短絡、及び
開路である。別の誤まった状態の信号への短絡は、論理
技術の特性に依存する。この特性は、２本の独立した線
が互いに短絡したとき、２本の線上の信号のいずれかが
高レベルであれば結果として生じる信号が高レベルにな
るということである。もちろん、変更して、優勢な信号
を低レベル信号にして低レベル状態への短絡に適応でき
るようにすることは容易である。エラー訂正ＡＮＤ回路
１４及び２０に対する所期の真理値表を表１に示す。
１０及び１２のいずれか一方上の３種類の障害を訂正す
るものである。すなわち、訂正できる障害は、高レベル
信号への短絡、別の誤まった状態の信号への短絡、及び
開路である。別の誤まった状態の信号への短絡は、論理
技術の特性に依存する。この特性は、２本の独立した線
が互いに短絡したとき、２本の線上の信号のいずれかが
高レベルであれば結果として生じる信号が高レベルにな
るということである。もちろん、変更して、優勢な信号
を低レベル信号にして低レベル状態への短絡に適応でき
るようにすることは容易である。エラー訂正ＡＮＤ回路
１４及び２０に対する所期の真理値表を表１に示す。
表１の真理値表で、最初の２行は両方の冗長性入力線が
正しい信号ｘ０及びｘ１を運ぶ状態を表す。しかし、正
しい信号が実際は障害によるものである場合があり得る
ことに注意すべきである。すなわち、正しい論理信号は
高レベルであるがｘ０に対する入力線が高レベルに短絡
される場合は、それにもかかわらず線信号ｘ０は正し
い。３行目は入力線の一方が高レベルに短絡され、他方
の入力線が正しい低レベル信号を運ぶ場合を表す。この
場合は、エラー訂正ＡＮＤ回路は低レベル信号を生じ
る。最後の２行は入力線の一方が開であるが、エラー訂
正ＡＮＤ回路はそれにもかかわらず正しい出力信号ｘＣ
を発生する場合を表す。表１の真理値表は線信号ｘ０に
対して生じる障害を表すが、短絡または開路エラーが線
信号ｘ１に対して生じるときも同様な結果が得られるこ
とは言うまでもない。
正しい信号ｘ０及びｘ１を運ぶ状態を表す。しかし、正
しい信号が実際は障害によるものである場合があり得る
ことに注意すべきである。すなわち、正しい論理信号は
高レベルであるがｘ０に対する入力線が高レベルに短絡
される場合は、それにもかかわらず線信号ｘ０は正し
い。３行目は入力線の一方が高レベルに短絡され、他方
の入力線が正しい低レベル信号を運ぶ場合を表す。この
場合は、エラー訂正ＡＮＤ回路は低レベル信号を生じ
る。最後の２行は入力線の一方が開であるが、エラー訂
正ＡＮＤ回路はそれにもかかわらず正しい出力信号ｘＣ
を発生する場合を表す。表１の真理値表は線信号ｘ０に
対して生じる障害を表すが、短絡または開路エラーが線
信号ｘ１に対して生じるときも同様な結果が得られるこ
とは言うまでもない。
入力として線信号x0及びx1をもたらす２つの冗長性相互
接続線１０及び１２を備えたエラー訂正ＡＮＤ回路の実
施例の一例を第２図に示す。
接続線１０及び１２を備えたエラー訂正ＡＮＤ回路の実
施例の一例を第２図に示す。
この実施例は、電流をステアリングするバイポーラ技術
にもとづくものである。電流駆動トランジスタ３４は、
抵抗器３６で接地されている。定電圧ＶＣＳが電流駆動
トランジスタ３４のベースに印加される。バイポーラ・
トランジスタは広範囲のエミッタ・コレクタ電圧にわた
って約0.9Ｖのほぼ一定なベース・エミッタ電流を維持
するので抵抗器３６とトランジスタ３４のエミッタ間の
接続における電圧はほぼ一定である。その結果、ほぼ一
定のエミッタ・コレクタ電流がトランジスタ３４を流
れ、したがって定電流電源となる。トランジスタ３６の
サイズは、好ましくはこの電流がほぼ1mAになるように
選ぶ。この定電流が、第１のトランジスタ３８と第１の
電流ステアリング・トランジスタ３９の間で切換えられ
る。第１のトランジスタ３８のベースは信号電圧によっ
て制御され、一方、並列な電流ステアリング・トランジ
スタ３９のベースは基準電圧VREF2によって制御され
る。第１のトランジスタ３８に印加される信号電圧が基
準電圧VREF2より高い場合、第１のトランジスタ３８は
電流ステアリング・トランジスタ３９よりも低いインピ
ーダンスを有し、定電流は大部分第１のトランジスタ３
８を流れる。他方、この信号電圧が基準電圧VREF2より
も低い場合は、定電流は大部分電流ステアリング・トラ
ンジスタ３９を流れる。
にもとづくものである。電流駆動トランジスタ３４は、
抵抗器３６で接地されている。定電圧ＶＣＳが電流駆動
トランジスタ３４のベースに印加される。バイポーラ・
トランジスタは広範囲のエミッタ・コレクタ電圧にわた
って約0.9Ｖのほぼ一定なベース・エミッタ電流を維持
するので抵抗器３６とトランジスタ３４のエミッタ間の
接続における電圧はほぼ一定である。その結果、ほぼ一
定のエミッタ・コレクタ電流がトランジスタ３４を流
れ、したがって定電流電源となる。トランジスタ３６の
サイズは、好ましくはこの電流がほぼ1mAになるように
選ぶ。この定電流が、第１のトランジスタ３８と第１の
電流ステアリング・トランジスタ３９の間で切換えられ
る。第１のトランジスタ３８のベースは信号電圧によっ
て制御され、一方、並列な電流ステアリング・トランジ
スタ３９のベースは基準電圧VREF2によって制御され
る。第１のトランジスタ３８に印加される信号電圧が基
準電圧VREF2より高い場合、第１のトランジスタ３８は
電流ステアリング・トランジスタ３９よりも低いインピ
ーダンスを有し、定電流は大部分第１のトランジスタ３
８を流れる。他方、この信号電圧が基準電圧VREF2より
も低い場合は、定電流は大部分電流ステアリング・トラ
ンジスタ３９を流れる。
第１のトランジスタ３８は、そのベースが第１の入力ト
ランジスタのエミッタ出力によって制御される。第１の
入力トランジスタ４０は、そのコレクタが定電圧ＶＣＣ
の電源に接続され、そのエミッタが抵抗器４２で接地さ
れている。第１の入力トランジスタ４０は、線信号x1を
運ぶ冗長性相互接続１２に接続されている。線信号x1が
高レベルである場合、第１の入力トランジスタ４０は導
通し、そのエミッタは高レベルになり、したがって定電
流を第１のトランジスタ３８にステアリングする。他
方、線信号x1が低の場合は、定電流は第１のステアリン
グ・トランジスタ３９に向けられる。
ランジスタのエミッタ出力によって制御される。第１の
入力トランジスタ４０は、そのコレクタが定電圧ＶＣＣ
の電源に接続され、そのエミッタが抵抗器４２で接地さ
れている。第１の入力トランジスタ４０は、線信号x1を
運ぶ冗長性相互接続１２に接続されている。線信号x1が
高レベルである場合、第１の入力トランジスタ４０は導
通し、そのエミッタは高レベルになり、したがって定電
流を第１のトランジスタ３８にステアリングする。他
方、線信号x1が低の場合は、定電流は第１のステアリン
グ・トランジスタ３９に向けられる。
定電流が第１のトランジスタ３８にステアリングされる
場合は、第１の入力トランジスタ４０と第２の電流ステ
アリング・トランジスタ４６の間で電流のステアリング
が再度行われる。第２の入力トランジスタ４４は相補電
圧ノード５２でそのコレクタが２つの抵抗器４８及び５
０によって電源電圧ＶＣＣから分離され、そのベースが
もう一方の線信号x0を運ぶもう一方の冗長性の線１０に
接続されている。第２のステアリング・トランジスタ４
６は真電圧ノード５６でそのコレクタが抵抗器５０及び
５４によって電源電圧ＶＣＣから分離されている。抵抗
器４８、５０及び５４の正確な形態は、電流経路の各々
における抵抗がほぼ８００オームで、かつ独立した抵抗
４８及び５４が設けられている限り重要ではない。目的
は最終出力ノードにおいて正及び負の４００mVのスイッ
チングを与えることである。第２のステアリング・トラ
ンジスタ４６のベースは第２の定電圧VREF1に接続され
る。電圧VREF1は、２つのトランジスタ３８及び４０の
ベース・エミッタ電圧の一方を補償するため約0.9Ｖだ
け定電圧VREF2より大きい。
場合は、第１の入力トランジスタ４０と第２の電流ステ
アリング・トランジスタ４６の間で電流のステアリング
が再度行われる。第２の入力トランジスタ４４は相補電
圧ノード５２でそのコレクタが２つの抵抗器４８及び５
０によって電源電圧ＶＣＣから分離され、そのベースが
もう一方の線信号x0を運ぶもう一方の冗長性の線１０に
接続されている。第２のステアリング・トランジスタ４
６は真電圧ノード５６でそのコレクタが抵抗器５０及び
５４によって電源電圧ＶＣＣから分離されている。抵抗
器４８、５０及び５４の正確な形態は、電流経路の各々
における抵抗がほぼ８００オームで、かつ独立した抵抗
４８及び５４が設けられている限り重要ではない。目的
は最終出力ノードにおいて正及び負の４００mVのスイッ
チングを与えることである。第２のステアリング・トラ
ンジスタ４６のベースは第２の定電圧VREF1に接続され
る。電圧VREF1は、２つのトランジスタ３８及び４０の
ベース・エミッタ電圧の一方を補償するため約0.9Ｖだ
け定電圧VREF2より大きい。
前述したのと同様の電流切換え動作により、線信号x0が
定電圧VRREF1よりも大きい場合は、第１のトランジスタ
３８を通る電流は第２の入力トランジスタ４４にステア
リングされるが、線信号x0が定電圧VREFREF1よりも小さ
い場合は第２のステアリング・トランジスタ４６にステ
アリングされる。もう１つのトランジスタ４８が第１の
ステアリング・トランジスタ３９からの電流径路内に接
続されており、そのベースが定電圧VREF1によって制御
され、そのコレクタが第２のステアリング・トランジス
タ４６のコレクタに接続されている。
定電圧VRREF1よりも大きい場合は、第１のトランジスタ
３８を通る電流は第２の入力トランジスタ４４にステア
リングされるが、線信号x0が定電圧VREFREF1よりも小さ
い場合は第２のステアリング・トランジスタ４６にステ
アリングされる。もう１つのトランジスタ４８が第１の
ステアリング・トランジスタ３９からの電流径路内に接
続されており、そのベースが定電圧VREF1によって制御
され、そのコレクタが第２のステアリング・トランジス
タ４６のコレクタに接続されている。
このようにして、２つの線信号x0及びx1が定電圧VRE
REF1及びVREF2に対して比較される。線信号x0及びx1が
両方とも高レベルの場合は、定電流は抵抗器４８にステ
アリングされる。他方、線信号x0及びx1のいずれか一方
が低レベルの場合は、定電流は抵抗器５４にステアリン
グされる。したがって、線信号x0及びx1が両方とも、高
レベルの場合は、抵抗器４８の下方端の相補電圧ノード
５２の電圧は低レベルになり、この条件下で抵抗器５４
の下方端の真電圧ノード５６の電圧は高レベルになる。
他方、線信号x0及びx1のいずれかが低レベルの場合、相
補電圧ノード５２の電圧は高レベルであり、真電圧ノー
ド５６の電圧は低レベルとなる。すなわち、真電圧ノー
ド５６における信号は論理関数ＡＮＤ（x0，x1）を表
し、相補電圧ノード５２における電圧は関数ＮＡＮＤ
（x0，x1）を表す。
REF1及びVREF2に対して比較される。線信号x0及びx1が
両方とも高レベルの場合は、定電流は抵抗器４８にステ
アリングされる。他方、線信号x0及びx1のいずれか一方
が低レベルの場合は、定電流は抵抗器５４にステアリン
グされる。したがって、線信号x0及びx1が両方とも、高
レベルの場合は、抵抗器４８の下方端の相補電圧ノード
５２の電圧は低レベルになり、この条件下で抵抗器５４
の下方端の真電圧ノード５６の電圧は高レベルになる。
他方、線信号x0及びx1のいずれかが低レベルの場合、相
補電圧ノード５２の電圧は高レベルであり、真電圧ノー
ド５６の電圧は低レベルとなる。すなわち、真電圧ノー
ド５６における信号は論理関数ＡＮＤ（x0，x1）を表
し、相補電圧ノード５２における電圧は関数ＮＡＮＤ
（x0，x1）を表す。
これまで説明したのはかなり常套的なＡＮＤ／ＮＡＮＤ
回路である。確かに、第１図の回路はエラー訂正の関係
を無視すれば、ユ(Yu)等が米国特許第３５３９８２号で
開示したＡＮＤ及びＮＯＲ回路と機械的に類似する。前
述したように、ＡＮＤ回路は短絡した相互接続１０及び
１２に関連する多くの種類の障害を矯正する。しかし、
冗長性相互接続１０及び１２のいずれか一方が開のまま
である場合は、それぞれの線信号x0またはx1は不定であ
り、高または低のいずれのレベルにもなり得る。これま
で説明したＡＮＤ回路は、見かけ上の低レベル線信号x0
またはx1を訂正することはできない。
回路である。確かに、第１図の回路はエラー訂正の関係
を無視すれば、ユ(Yu)等が米国特許第３５３９８２号で
開示したＡＮＤ及びＮＯＲ回路と機械的に類似する。前
述したように、ＡＮＤ回路は短絡した相互接続１０及び
１２に関連する多くの種類の障害を矯正する。しかし、
冗長性相互接続１０及び１２のいずれか一方が開のまま
である場合は、それぞれの線信号x0またはx1は不定であ
り、高または低のいずれのレベルにもなり得る。これま
で説明したＡＮＤ回路は、見かけ上の低レベル線信号x0
またはx1を訂正することはできない。
相互接続１０及び１２の一方が開である場合に完全な訂
正ができるようにするために、プルアップ抵抗器５８及
び６０が入力トランジスタ４０及び４４のベースと電源
電圧ＶＣＣの間に接続される。プルアップ抵抗器６０の
例をとると、相互接続１０が有効な線信号x0によって駆
動されている場合、プルアップ抵抗器はほとんどが効果
を持たない。線信号x0が高レベルの場合、プルアップ抵
抗器６０の両端間で小さな電圧降下が生じるだけであ
る。線信号x0が低レベルの場合は、プルアップ抵抗器６
０の値は、その中を流れるいかなる電流も相互接続１０
のドライバを駆動しないような大きさに選ばれる。２つ
のプルアップ抵抗器５８及び６０の好ましい値は、１５
−２０キロオームの範囲になるはずである。
正ができるようにするために、プルアップ抵抗器５８及
び６０が入力トランジスタ４０及び４４のベースと電源
電圧ＶＣＣの間に接続される。プルアップ抵抗器６０の
例をとると、相互接続１０が有効な線信号x0によって駆
動されている場合、プルアップ抵抗器はほとんどが効果
を持たない。線信号x0が高レベルの場合、プルアップ抵
抗器６０の両端間で小さな電圧降下が生じるだけであ
る。線信号x0が低レベルの場合は、プルアップ抵抗器６
０の値は、その中を流れるいかなる電流も相互接続１０
のドライバを駆動しないような大きさに選ばれる。２つ
のプルアップ抵抗器５８及び６０の好ましい値は、１５
−２０キロオームの範囲になるはずである。
他方、相互接続１０及び１２の一方が開である場合は、
その相互接続１０または１２に対する有効な電流駆動は
ない。その結果、プルアップ抵抗器５８または６０は、
それぞれの入力トランジスタ４０または４４の電圧を高
論理レベルに引き上げる。すなわち、プルアップ抵抗器
５８及び６０は、開路の障害を高レベルへの短絡と全く
同じように扱うことが可能な障害に変換する。
その相互接続１０または１２に対する有効な電流駆動は
ない。その結果、プルアップ抵抗器５８または６０は、
それぞれの入力トランジスタ４０または４４の電圧を高
論理レベルに引き上げる。すなわち、プルアップ抵抗器
５８及び６０は、開路の障害を高レベルへの短絡と全く
同じように扱うことが可能な障害に変換する。
第２図のＡＮＤ回路は、プルアップ抵抗器５８及び６０
と共に、開路または高レベルに短絡している冗長性相互
接続１０及び１２の一方を矯正する。しかし、相互接続
１０または１２が異なる信号を運ぶ別の相互接続に短絡
している場合は、訂正は不確実である。相互接続間にこ
のような短絡があると、たとえば、２つの異なる回路の
真電圧ノード５６が互いに短絡されることになる。その
結果、多分両方の真電圧ノードが有効な高レベルと有効
な低レベルの中間の無効な電圧に駆動されることにな
る。すなわち、これまで説明したことは優勢な信号状態
をもたらさない。
と共に、開路または高レベルに短絡している冗長性相互
接続１０及び１２の一方を矯正する。しかし、相互接続
１０または１２が異なる信号を運ぶ別の相互接続に短絡
している場合は、訂正は不確実である。相互接続間にこ
のような短絡があると、たとえば、２つの異なる回路の
真電圧ノード５６が互いに短絡されることになる。その
結果、多分両方の真電圧ノードが有効な高レベルと有効
な低レベルの中間の無効な電圧に駆動されることにな
る。すなわち、これまで説明したことは優勢な信号状態
をもたらさない。
この信号の優勢性は、コレクタが電源電圧ＶＣＣに接続
され、エミッタが負荷抵抗器６６及び６８で接地された
出力トランジスタ６２及び６４から成るエミッタ・フォ
ロワによって実現することができる。出力トランジスタ
６２及び６４のそれぞれのベースが、相補電圧ノード５
２及び真電圧ノード５６に接続されている。その結果、
相補出力線７０が相補出力信号xC0を運び、真電圧線７
２が真出力信号ｘＴ０を運ぶ、出力線７０及び７２上の
信号xC0及びxT0は電圧スイングが前述の４００mVでなけ
ればならない。負荷抵抗器６６及び６８の値はプルアッ
プ抵抗器５８及び６０の値よりはるかに小さく、たとえ
ば、５００−１０００オームとなるように選ばれる。エ
ラー訂正ＡＮＤ回路にエミッタ・フォロワ出力を使用す
ることは、同様の障害が出力線２２及び２４上で訂正可
能であることを意味する。そのような障害が重要でない
と考えられる場合は、エミッタ・フォロワ出力を省略で
きる。論理チップ内のどんな論理機能も同様のエミッタ
・フォロワ出力をもち、したがってエラー訂正ＡＮＤ回
路への入力が所期の状態の優勢性を有するものと仮定す
る。
され、エミッタが負荷抵抗器６６及び６８で接地された
出力トランジスタ６２及び６４から成るエミッタ・フォ
ロワによって実現することができる。出力トランジスタ
６２及び６４のそれぞれのベースが、相補電圧ノード５
２及び真電圧ノード５６に接続されている。その結果、
相補出力線７０が相補出力信号xC0を運び、真電圧線７
２が真出力信号ｘＴ０を運ぶ、出力線７０及び７２上の
信号xC0及びxT0は電圧スイングが前述の４００mVでなけ
ればならない。負荷抵抗器６６及び６８の値はプルアッ
プ抵抗器５８及び６０の値よりはるかに小さく、たとえ
ば、５００−１０００オームとなるように選ばれる。エ
ラー訂正ＡＮＤ回路にエミッタ・フォロワ出力を使用す
ることは、同様の障害が出力線２２及び２４上で訂正可
能であることを意味する。そのような障害が重要でない
と考えられる場合は、エミッタ・フォロワ出力を省略で
きる。論理チップ内のどんな論理機能も同様のエミッタ
・フォロワ出力をもち、したがってエラー訂正ＡＮＤ回
路への入力が所期の状態の優勢性を有するものと仮定す
る。
負荷抵抗器６６がプルアップ抵抗器６０よりはるかに小
さい場合、高レベル線信号状態のとき、トランジスタ６
２の出力は高インピーダンス状態にあり、負荷抵抗器６
６は電源電圧ＶＣＣと接地間の別の回路のプルアップ抵
抗器６０と直列である。負荷抵抗器６６の小さな値が、
低レベル線信号xC0が高論理レベルに引き上げられるの
を防止する。エミッタ・フォロワ・トランジスタ６２及
び６４のもう１つの目的は出力信号xC0及びxT0を正常な
論理範囲に持っていくことである。
さい場合、高レベル線信号状態のとき、トランジスタ６
２の出力は高インピーダンス状態にあり、負荷抵抗器６
６は電源電圧ＶＣＣと接地間の別の回路のプルアップ抵
抗器６０と直列である。負荷抵抗器６６の小さな値が、
低レベル線信号xC0が高論理レベルに引き上げられるの
を防止する。エミッタ・フォロワ・トランジスタ６２及
び６４のもう１つの目的は出力信号xC0及びxT0を正常な
論理範囲に持っていくことである。
もちろん、真出力信号xT0は、第１図の訂正済み信号ｘ
Ｃである。しかし、次の論理回路が相補信号を使用でき
る場合は、相補出力信号xC0を使用すると有利である。
Ｃである。しかし、次の論理回路が相補信号を使用でき
る場合は、相補出力信号xC0を使用すると有利である。
第２図のエラー訂正ＡＮＤ機能の設計と整合するＮＯＲ
機能２６または２８の１つの実施例を第３図に示す。電
流駆動トランジスタ７４及び関連する抵抗器７６が定電
流をもたらす。２つの論理トランジスタ７８及び７９は
並列に接続され、それらのコレクタは共に抵抗器８０及
び８１を介して電源電圧ＶＣＣに接続されている。論理
トランジスタ７８及び７９のベースは、それぞれ２つの
エラー訂正ＡＮＤ回路の真電圧出力xT0及びｙＴ０によ
って駆動される。電流ステアリング・トランジスタ８２
は、信号xT0及びｙＴ０の比較基準である定電圧VREF1を
有効にもたらす。抵抗器８４は抵抗器８１に直列に接続
されている。エミッタ・フォロワ・トランジスタ８６及
び８８は、それぞれの負荷抵抗器９０及び９２で接地さ
れ、かつ定電流がステアリング・トランジスタ８２を流
れるか、それとも論理トランジスタ７８及び７９の一方
または両方を流れるかに応じて接続される。ＮＯＲ出力
９４及びＯＲ出力９６が共にもたらされる。エミッタ・
フォロワはそれに続くいかなるエラー訂正ＡＮＤ回路に
対しても適正なタイプの信号の優勢性をもたらす。
機能２６または２８の１つの実施例を第３図に示す。電
流駆動トランジスタ７４及び関連する抵抗器７６が定電
流をもたらす。２つの論理トランジスタ７８及び７９は
並列に接続され、それらのコレクタは共に抵抗器８０及
び８１を介して電源電圧ＶＣＣに接続されている。論理
トランジスタ７８及び７９のベースは、それぞれ２つの
エラー訂正ＡＮＤ回路の真電圧出力xT0及びｙＴ０によ
って駆動される。電流ステアリング・トランジスタ８２
は、信号xT0及びｙＴ０の比較基準である定電圧VREF1を
有効にもたらす。抵抗器８４は抵抗器８１に直列に接続
されている。エミッタ・フォロワ・トランジスタ８６及
び８８は、それぞれの負荷抵抗器９０及び９２で接地さ
れ、かつ定電流がステアリング・トランジスタ８２を流
れるか、それとも論理トランジスタ７８及び７９の一方
または両方を流れるかに応じて接続される。ＮＯＲ出力
９４及びＯＲ出力９６が共にもたらされる。エミッタ・
フォロワはそれに続くいかなるエラー訂正ＡＮＤ回路に
対しても適正なタイプの信号の優勢性をもたらす。
Ｆ．発明の効果 本発明により、３本未満の冗長相互接続線しか必要とし
ないそれ故にチップ面積の問題が解決された障害マスキ
ング論理回路を実現することができる。
ないそれ故にチップ面積の問題が解決された障害マスキ
ング論理回路を実現することができる。
第１図はエラー訂正論理段の一実施例のブロック図、第
２図は第１図のエラー訂正ＡＮＤ回路の回路図、第３図
は第１図のＮＯＲ論理の回路図である。 １０、１２‥‥冗長性信号線、１４、２０‥‥エラー訂
正ＡＮＤ回路、２６、２８‥‥ＮＯＲ回路、３０、３２
‥‥冗長性出力線。
２図は第１図のエラー訂正ＡＮＤ回路の回路図、第３図
は第１図のＮＯＲ論理の回路図である。 １０、１２‥‥冗長性信号線、１４、２０‥‥エラー訂
正ＡＮＤ回路、２６、２８‥‥ＮＯＲ回路、３０、３２
‥‥冗長性出力線。
Claims (1)
- 【請求項１】１対の冗長性二重相互接続線が各々ベース
に接続された１対の入力トランジスタ回路、該トランジ
スタ回路の各々により制御される直列接続の電流ステア
リング回路及び該電流ステアリング回路の各電圧ノード
に接続された１対の出力トランジスタ回路を含む電流ス
イッチ型のＡＮＤ又はＮＡＮＤの複数組の論理回路から
成り、本質的には第１又は第２の論理状態に対応する配
線信号が１対の冗長性二重相互接続線の２線信号の形で
入力され、各二重相互接続線対は、論理状態及び配線障
害に依存して第１電位状態、第２電位状態及び浮動電位
状態を有し、異なった電位状態の２線信号を導通する対
の一方が障害により他方へ短絡されると両線とも第１電
位状態の信号を導通するように構成されている障害をマ
スキングする冗長性二重相互接続線を有するエラー訂正
論理回路において、 上記各入力トランジスタ回路は、二重相互接続線の一方
が開路障害になって浮動電位状態に誤駆動されたとき第
１電位状態に対応するバイアス電位をベースへ印加する
プル・アップ抵抗を含んでおり、 上記各出力トランジスタ回路は、エミッタ・フォロア型
に構成されていて、任意の対の二重相互接続線が障害に
より他の対の二重相互接続線へ短絡されて第１及び第２
の電位状態の中間電位の浮動電位状態に誤駆動されたと
き、出力電圧が低論理レベルから高論理レベルにプル・
アップされるのを阻止するのに十分に小さい抵抗をエミ
ッタ回路に含んでおり、 ２本の冗長性相互接続線により障害をマスキングするエ
ラー訂正論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/792,097 US4719629A (en) | 1985-10-28 | 1985-10-28 | Dual fault-masking redundancy logic circuits |
| US792097 | 1985-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102336A JPS62102336A (ja) | 1987-05-12 |
| JPH061897B2 true JPH061897B2 (ja) | 1994-01-05 |
Family
ID=25155779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193026A Expired - Lifetime JPH061897B2 (ja) | 1985-10-28 | 1986-08-20 | エラー訂正論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4719629A (ja) |
| EP (1) | EP0220596B1 (ja) |
| JP (1) | JPH061897B2 (ja) |
| DE (1) | DE3683242D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829198A (en) * | 1987-04-10 | 1989-05-09 | International Business Machines Corporation | Fault tolerant logical circuitry |
| JPS63318816A (ja) * | 1987-06-12 | 1988-12-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 欠陥許容性を有する論理回路 |
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