JPH061901B2 - Ｍｏｓトランジスタを用いたバツフア回路 - Google Patents
Ｍｏｓトランジスタを用いたバツフア回路Info
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- JPH061901B2 JPH061901B2 JP57141105A JP14110582A JPH061901B2 JP H061901 B2 JPH061901 B2 JP H061901B2 JP 57141105 A JP57141105 A JP 57141105A JP 14110582 A JP14110582 A JP 14110582A JP H061901 B2 JPH061901 B2 JP H061901B2
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- bipolar transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 本発明はバイポーラ回路内にMOSトランジスタを含む回
路に係り、特に伝達特性の良好なバッファ回路に関す
る。
路に係り、特に伝達特性の良好なバッファ回路に関す
る。
従来よりバイポーラ回路内にMOSトランジスタを含んだ
回路が考案されている。特にMOSトランジスタの入力イ
ンピーダンスが極めて高いことから、サンプリングホー
ルドなどのバッファ回路に多く利用されている。このと
きバッファ回路の入出力伝達特性、及びその出力インピ
ーダンスは従来より非常な関心事であった。
回路が考案されている。特にMOSトランジスタの入力イ
ンピーダンスが極めて高いことから、サンプリングホー
ルドなどのバッファ回路に多く利用されている。このと
きバッファ回路の入出力伝達特性、及びその出力インピ
ーダンスは従来より非常な関心事であった。
従来のバッファ回路を第１図に示す。同図において１，
２はMOSトランジスタ、３は電流源、４，５はトランジ
スタである。同図のMOSトランジスタ１，２はＰチャネ
ルMOSで示してある。
２はMOSトランジスタ、３は電流源、４，５はトランジ
スタである。同図のMOSトランジスタ１，２はＰチャネ
ルMOSで示してある。
MOSトランジスタ１，２のソースは共通に接続され、さ
らに電流源３が印加されている。またMOSトランジスタ
１，２のドレインには各々トランジスタ４，５のコレク
タが接続されている。トランジスタ４，５のエミッタは
共に接地され、また各々のベースは共通接続されてい
る。トランジスタ４のコレクタは、上記共通のベースに
も接続され、ダイオード構成となっている。MOSトラン
ジスタ２のゲートはドレインに接続され、ダイオード構
成とし、その共通点より出力を取り出している。またMO
Sトランジスタ１，２の第２ゲート（あるいはバックゲ
ートとも呼ぶ）は各々ソース側（高電位側）に接続され
ている。さらにまた、いづれもMOSトランジスタ対のソ
ース側を共通としている。
らに電流源３が印加されている。またMOSトランジスタ
１，２のドレインには各々トランジスタ４，５のコレク
タが接続されている。トランジスタ４，５のエミッタは
共に接地され、また各々のベースは共通接続されてい
る。トランジスタ４のコレクタは、上記共通のベースに
も接続され、ダイオード構成となっている。MOSトラン
ジスタ２のゲートはドレインに接続され、ダイオード構
成とし、その共通点より出力を取り出している。またMO
Sトランジスタ１，２の第２ゲート（あるいはバックゲ
ートとも呼ぶ）は各々ソース側（高電位側）に接続され
ている。さらにまた、いづれもMOSトランジスタ対のソ
ース側を共通としている。
次に動作を説明する。入力電圧ＶINはMOSトランジスタ
１のゲートに印加され、そのソースには次式で示される
電圧が発生する。
１のゲートに印加され、そのソースには次式で示される
電圧が発生する。
ＶS＝ＶIN＋ＶGS1 ＶGS1＞０ (1) ここでＶGS1はMOSトランジスタ１のゲート・ソース間電
圧であり、ドレイン電流ＩD1の関数としてＶ
GS1（ＩD1）と表わされる。さらに上記ＶSはダイオード
接続されたMOSトランジスタ２のソースに接続され、そ
のドレイン（あるいはゲート）から出力電圧ＶOUTが次
式に従い発生する。
圧であり、ドレイン電流ＩD1の関数としてＶ
GS1（ＩD1）と表わされる。さらに上記ＶSはダイオード
接続されたMOSトランジスタ２のソースに接続され、そ
のドレイン（あるいはゲート）から出力電圧ＶOUTが次
式に従い発生する。
ＶOUT＝ＶS＋ＶGS2 ＶGS2＞０ (2) したがって上式(1)，(2)より出力電圧ＶOUTと入力電圧
ＶINは次式の関係となる。
ＶINは次式の関係となる。
ＶOUT＝ＶIN＋ＶGS1（ＩD1）−ＶDS2（ＩD2） (3) ここでＶGS1（ＩD1）とＶGS2（ＩD2）の関係を考えてみ
ると、電流源３の電流を２Ｉ0とすると ２Ｉ0＝ＩD1＋ＩD2 (4) となる。一方MOSトランジスタ１のドレインおよびMOSト
ランジスタ２のドレインにはトランジスタ４，５がカレ
ントミラー構成で接続されている。つまりトランジスタ
４，５のエミッタ電流をＩE4，ＩE5とし、両トランジス
タを同一特性で製造すれば、ベース電流の影響を無視す
ると、 ＩE4 E5 (5) となる。ここで同一特性のトランジスタ対の製造は、同
一チップIC内では容易に実現される。このとき ＩD1ＩE4， ＩD2ＩE5 (6) であるから、結局 ＩD1ＩD2＝Ｉ0 (7) と表わされる。したがってMOSトランジスタ１，２を同
一特性で製造すると、 ＶGS1（ＩD1）ＶGS2（ＩD2） (8) となり両MOSトランジスタ１，２のＶGSはほぼ一致す
る。したがって(3)式より入出力電圧は一致する。
ると、電流源３の電流を２Ｉ0とすると ２Ｉ0＝ＩD1＋ＩD2 (4) となる。一方MOSトランジスタ１のドレインおよびMOSト
ランジスタ２のドレインにはトランジスタ４，５がカレ
ントミラー構成で接続されている。つまりトランジスタ
４，５のエミッタ電流をＩE4，ＩE5とし、両トランジス
タを同一特性で製造すれば、ベース電流の影響を無視す
ると、 ＩE4 E5 (5) となる。ここで同一特性のトランジスタ対の製造は、同
一チップIC内では容易に実現される。このとき ＩD1ＩE4， ＩD2ＩE5 (6) であるから、結局 ＩD1ＩD2＝Ｉ0 (7) と表わされる。したがってMOSトランジスタ１，２を同
一特性で製造すると、 ＶGS1（ＩD1）ＶGS2（ＩD2） (8) となり両MOSトランジスタ１，２のＶGSはほぼ一致す
る。したがって(3)式より入出力電圧は一致する。
ここでＶGSの特性を詳細に調べてみよう。MOSトランジ
スタのＶDS−ＩD特性は、ＶGSをパラメータにして表わ
すと一般に第２図のようになる。つまりドレイン電流Ｉ
Dを等しくしてもドレイン・ソース間電圧ＶDSが異なる
と、ＶGSにはわずかな差電圧が生じる。つまりＶGSはＩ
DとＶDSの関数であることが知られている。したがって
上式(8)においてＩD1＝ＩD2としても であれば式(8)は成立しない。つまり式(3)は次式とな
る。
スタのＶDS−ＩD特性は、ＶGSをパラメータにして表わ
すと一般に第２図のようになる。つまりドレイン電流Ｉ
Dを等しくしてもドレイン・ソース間電圧ＶDSが異なる
と、ＶGSにはわずかな差電圧が生じる。つまりＶGSはＩ
DとＶDSの関数であることが知られている。したがって
上式(8)においてＩD1＝ＩD2としても であれば式(8)は成立しない。つまり式(3)は次式とな
る。
ＶOUT−ＶIN＝ＶGS1（ＩD1，ＶDS1）−ＶGS2（ＩD2，ＶDS2） (9) ここで(9)式右辺の第１項はＶGS1がＩD1とＶD1の関数で
あり、第２項はＶGS2がＩD2とＶDS2の関数であることを
示す。
あり、第２項はＶGS2がＩD2とＶDS2の関数であることを
示す。
そこで第１図をみると、ＶDSは、次式で与えられる。
ＶDS1＝ＶIN＋ＶGS1−ＶBE4 (10) ＶDS2＝ＶGS2 (11) ここでＶBE4はトランジスタ４のベース・エミッタ電圧
である。したがって仮にＶGS1ＶGS2とすると、ＶDS1
とＶＤＳ２の差電圧は次式で表わされる。
である。したがって仮にＶGS1ＶGS2とすると、ＶDS1
とＶＤＳ２の差電圧は次式で表わされる。
ΔVDS＝ＶDS1−ＶDS2ＶIN−ＶBE4 (12) したがって式(9)より ＶOUT−ＶINＶGS1（ＶDS1）−ＶGS2（ＶDS2） ＝ΔVGS（ＶIN−ＶBE4） (13) ここでΔVGSはＶDSの差によるＶGSの差電圧を意味して
おり、ＶDSの差は式(12)で示されている。ＶBE4一定
とすると、入出力差電圧ΔＶは次式となる。
おり、ＶDSの差は式(12)で示されている。ＶBE4一定
とすると、入出力差電圧ΔＶは次式となる。
−ΔＶ＝ＶOUT−ＶINΔＶＧＳ（ＶIN） (14) ここでＩD一定としたときのＶGS−ＶDS特性は一般に必
ずしも直線関係でない。
ずしも直線関係でない。
式(14)を見ると、出力電圧ＶOUTは入力電圧ＶINと一致
せず、さらに入力電圧ＶINに従った誤差電圧ΔVGS（Ｖ
IN）を生じる。このことは、直流電圧が正確に伝達され
ないことばかりでなく、たとえば交流信号伝達において
も歪を生じるなどの重大な欠点をもっていた。
せず、さらに入力電圧ＶINに従った誤差電圧ΔVGS（Ｖ
IN）を生じる。このことは、直流電圧が正確に伝達され
ないことばかりでなく、たとえば交流信号伝達において
も歪を生じるなどの重大な欠点をもっていた。
さらにＶGS−ＶDS特性は、ＶDSの違いによるＶGSの温度
特性にも温特誤差を生じせしめるなどの欠点もあった。
特性にも温特誤差を生じせしめるなどの欠点もあった。
また一般にダイオード接続のMOSトランジスタのインピ
ーダンスは数KΩにも及ぶ大きであり、バッファ回路と
しての低インピーダンス出力も望めないという欠点もあ
った。
ーダンスは数KΩにも及ぶ大きであり、バッファ回路と
しての低インピーダンス出力も望めないという欠点もあ
った。
本発明の目的は、入力信号レベルに依存せずに直流レベ
ルを正確に伝達し、かつ交流信号の伝達歪を少なくした
バッファ回路を提供することにある。
ルを正確に伝達し、かつ交流信号の伝達歪を少なくした
バッファ回路を提供することにある。
本発明の主眼は、MOSトランジスタ対のドレイン電流を
等くし、さらにドレイン−ソース間電圧をも等しくする
ことにより、直流伝達時の電圧誤差を無くし、かつ温度
特性も等しくしたところにある。
等くし、さらにドレイン−ソース間電圧をも等しくする
ことにより、直流伝達時の電圧誤差を無くし、かつ温度
特性も等しくしたところにある。
以下、本発明の一実施例を第３図により説明する。同図
において１，２はMOSトランジスタ、６，７はトランジ
スタ、８，９は電流源である。MOSトランジスタ１，２
はＰチャネルMOSであり、そのドレインが共通接続さ
れ、さらに電流源９が接続されている。またMOSトラン
ジスタ１，２のソースには各々トランジスタ６，７のエ
ミッタが接続され、両トランジスタのベースは共通接続
されている。またトランジスタ６のコレクタは上記ベー
スに接続され、さらに電流源８が印加されている。MOS
トランジスタ１のゲートには入力電圧ＶINが印加され、
MOSトランジスタ２のドレインとゲートは接続されて、
出力電圧ＶOUTを出力している。
において１，２はMOSトランジスタ、６，７はトランジ
スタ、８，９は電流源である。MOSトランジスタ１，２
はＰチャネルMOSであり、そのドレインが共通接続さ
れ、さらに電流源９が接続されている。またMOSトラン
ジスタ１，２のソースには各々トランジスタ６，７のエ
ミッタが接続され、両トランジスタのベースは共通接続
されている。またトランジスタ６のコレクタは上記ベー
スに接続され、さらに電流源８が印加されている。MOS
トランジスタ１のゲートには入力電圧ＶINが印加され、
MOSトランジスタ２のドレインとゲートは接続されて、
出力電圧ＶOUTを出力している。
次に動作を説明する。MOSトランジスタ１のドレイン電
流とトランジスタ６のエミッタ電流は等しく、これをＩ
1とする。同様にMOSトランジスタ２のドレイン電流とト
ランジスタ７のエミッタ電流も等しく、Ｉ２とする。こ
のときの出力電圧ＶOUTは次式で与えられる。
流とトランジスタ６のエミッタ電流は等しく、これをＩ
1とする。同様にMOSトランジスタ２のドレイン電流とト
ランジスタ７のエミッタ電流も等しく、Ｉ２とする。こ
のときの出力電圧ＶOUTは次式で与えられる。
ＶＯＵＴ＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）＋ＶＢＥ６−ＶＢＥ７−Ｖ
ＧＳ２（Ｉ２，ＶＤＳ２）(15) ここでＶBE6，ＶBE7はトランジスタ６，７のベース・エ
ミッタ電圧であり、ＶGS1，ＶGS2＞０としている。ここ
でMOSトランジスタ１，２及びトランジスタ６，７は同
一特性に製造してあるとする。
ＧＳ２（Ｉ２，ＶＤＳ２）(15) ここでＶBE6，ＶBE7はトランジスタ６，７のベース・エ
ミッタ電圧であり、ＶGS1，ＶGS2＞０としている。ここ
でMOSトランジスタ１，２及びトランジスタ６，７は同
一特性に製造してあるとする。
さてここでＩ１，Ｉ２を求めてみる。ダイオード接続さ
れたトランジスタ６のベース・コレクタには電流源８が
接続され、その電流源Ｉ０がトランジスタ６のエミッタ
にほぼ流れる。つまりＩ１Ｅ５６ＥＩ０となる。一方、
電流Ｉ１は、電流源９の電流値が２Ｉ０であることより ２Ｉ０＝Ｉ１＋Ｉ２Ｉ０＋Ｉ２ (16) したがって、Ｉ２Ｉ０となりＩ１Ｉ２となる。つま
りMOSトランジスタ１，２のドレイン電流及びトランジ
スタ６，７のエミッタ電流はほぼ等しい。
れたトランジスタ６のベース・コレクタには電流源８が
接続され、その電流源Ｉ０がトランジスタ６のエミッタ
にほぼ流れる。つまりＩ１Ｅ５６ＥＩ０となる。一方、
電流Ｉ１は、電流源９の電流値が２Ｉ０であることより ２Ｉ０＝Ｉ１＋Ｉ２Ｉ０＋Ｉ２ (16) したがって、Ｉ２Ｉ０となりＩ１Ｉ２となる。つま
りMOSトランジスタ１，２のドレイン電流及びトランジ
スタ６，７のエミッタ電流はほぼ等しい。
次にMOSトランジスタ１，２のドレイン・ソース間電圧
ＶDSを考えてみる。MOSトランジスタ１，２のドレイン
が共通であることより、そのソース電圧差を考えれば良
い。このとき ＶS1＝ＶIN＋ＶGS1(I1,VDS1) (17) ＶS2＝ＶOUT＋ＶGS2(I2,VDS2) (18) 上式(18)に式(15)を代入すると ＶＳ２＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）＋ＶＢＥ６−ＶＢＥ７ (19) となる。ここでトランジスタ６，７のエミッタ電流はほ
ぼ等しいことよりＶBE6Ｅ５６ＥＶBE7とすることができ
る。したがって式(19)は式(17)とほぼ等しく ＶＳ２ＶＳ１＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）
(20) となる。したがって ＶＤＳ１ＶＤＳ２ (21) よってＩ１Ｉ２より次式が成立する。
ＶDSを考えてみる。MOSトランジスタ１，２のドレイン
が共通であることより、そのソース電圧差を考えれば良
い。このとき ＶS1＝ＶIN＋ＶGS1(I1,VDS1) (17) ＶS2＝ＶOUT＋ＶGS2(I2,VDS2) (18) 上式(18)に式(15)を代入すると ＶＳ２＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）＋ＶＢＥ６−ＶＢＥ７ (19) となる。ここでトランジスタ６，７のエミッタ電流はほ
ぼ等しいことよりＶBE6Ｅ５６ＥＶBE7とすることができ
る。したがって式(19)は式(17)とほぼ等しく ＶＳ２ＶＳ１＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）
(20) となる。したがって ＶＤＳ１ＶＤＳ２ (21) よってＩ１Ｉ２より次式が成立する。
ＶＧＳ１（Ｉ１，ＶＤＳ１）ＶＧＳ２（Ｉ２，ＶＤＳ２） (22) したがって式(15)は ＶＯＵＴ＝ＶＩＮ＋｛ＶＧＳ１（Ｉ１，ＶＤＳ１）−ＶＧＳ２（Ｉ２，
ＶＤＳ２）｝＋（ＶＢＥ６−ＶＢＥ７） ＶＩＮ＋｛ＶＧＳ１（Ｉ１，ＶＤＳ１）−ＶＧＳ２（Ｉ２，
ＶＤＳ２）｝ ＶＩＮ (23) となり、ＶINに影響されず出力電圧ＶOUTは常に入力電
圧ＶINに等しくなる。
ＶＤＳ２）｝＋（ＶＢＥ６−ＶＢＥ７） ＶＩＮ＋｛ＶＧＳ１（Ｉ１，ＶＤＳ１）−ＶＧＳ２（Ｉ２，
ＶＤＳ２）｝ ＶＩＮ (23) となり、ＶINに影響されず出力電圧ＶOUTは常に入力電
圧ＶINに等しくなる。
同時にＶGSの温度特性も等しくなり、温度ドリフトも全
く生じないことになる。
く生じないことになる。
次にＮチャネルMOSトランジスタを用いた本発明の一実
施例を第４図に示す。同図において、10,11はMOSトラン
ジスタ、12,13はトランジスタ、３，14は電流源であ
る。構成は第３図の極性を逆にしたものであり、動作特
性は第３図と全く同様である。ここでMOSトランジスタ1
0,11はＮチャネルMOSであり、したがって第２ゲート
（あるいはバックゲート）はソース側（低電位側）に各
々接続してある。
施例を第４図に示す。同図において、10,11はMOSトラン
ジスタ、12,13はトランジスタ、３，14は電流源であ
る。構成は第３図の極性を逆にしたものであり、動作特
性は第３図と全く同様である。ここでMOSトランジスタ1
0,11はＮチャネルMOSであり、したがって第２ゲート
（あるいはバックゲート）はソース側（低電位側）に各
々接続してある。
以上のように本発明ではMOSトランジスタ対のドレイン
側を共通接続して、各々のソース電位をトランジスタ手
段により等しくすることによって、ドレイン・ソース間
電圧ＶDSを等しく設定している。
側を共通接続して、各々のソース電位をトランジスタ手
段により等しくすることによって、ドレイン・ソース間
電圧ＶDSを等しく設定している。
上記実施例では電流源が２ケ必要であるが、これを１ケ
のみにした実施例を第５図に、第６図示す。第５図は第
３図の変形であり、第６図は第４図の変形である。第５
図において電流源８はトランジスタ81,82によるカレン
トミラー構成であり、MOSトランジスタ１，２のドレイ
ン電流ＩD1，ＩD2は常に等しくなる。したがって上記説
明より容易に理解されるように入出力特性はＶOUT＝Ｖ
INとなることがわかる。同様に第６図では電流源14はト
ランジスタ141,142のカレントミラー構成であり、した
がって同様の入出力特性が得られる。
のみにした実施例を第５図に、第６図示す。第５図は第
３図の変形であり、第６図は第４図の変形である。第５
図において電流源８はトランジスタ81,82によるカレン
トミラー構成であり、MOSトランジスタ１，２のドレイ
ン電流ＩD1，ＩD2は常に等しくなる。したがって上記説
明より容易に理解されるように入出力特性はＶOUT＝Ｖ
INとなることがわかる。同様に第６図では電流源14はト
ランジスタ141,142のカレントミラー構成であり、した
がって同様の入出力特性が得られる。
上記第５図，第６図の構成においては、電流源９および
電流源３を抵抗素子に置き換えても、入力信号ＶINによ
り各MOSトランジスタのドレイン電流は変化するが、常
に等しいことが理解されよう。つまり入出力特性は同様
の性能が得られる。
電流源３を抵抗素子に置き換えても、入力信号ＶINによ
り各MOSトランジスタのドレイン電流は変化するが、常
に等しいことが理解されよう。つまり入出力特性は同様
の性能が得られる。
次にバッファ回路として低出力インピーダンスにした本
発明の他の実施例を第７図に示す。同図において第３
図，第５図と同一機能を有するものは同一符号を付して
ある。まずMOSトランジスタ１のソースはトランジスタ
６のエミッタに接続され、トランジスタ６のベースとコ
レクタは共通接続されて電流源３とMOSトランジスタ２
のソースに接続されている。またMOSトランジスタ２の
ゲートはドレインに接続され、さらに電流源14及びトラ
ンジスタ７のベースに接続されている。トランジスタ７
のエミッタはMOSトランジスタ１のドレインと共通接続
され、さらに電流源９に接続されて出力としている。入
力信号ＶINはMOSトランジスタ１のゲートに印加されて
いる。
発明の他の実施例を第７図に示す。同図において第３
図，第５図と同一機能を有するものは同一符号を付して
ある。まずMOSトランジスタ１のソースはトランジスタ
６のエミッタに接続され、トランジスタ６のベースとコ
レクタは共通接続されて電流源３とMOSトランジスタ２
のソースに接続されている。またMOSトランジスタ２の
ゲートはドレインに接続され、さらに電流源14及びトラ
ンジスタ７のベースに接続されている。トランジスタ７
のエミッタはMOSトランジスタ１のドレインと共通接続
され、さらに電流源９に接続されて出力としている。入
力信号ＶINはMOSトランジスタ１のゲートに印加されて
いる。
動作を説明すると、MOSトランジスタ１のドレイン電流
をＩ1，MOSトランジスタ２のドレイン電流をＩ2，トラ
ンジスタ７のエミッタ電流をＩ3とする。このときＩ1，
Ｉ2，Ｉ3及び出力電圧ＶOUTは次式で表わされる。
をＩ1，MOSトランジスタ２のドレイン電流をＩ2，トラ
ンジスタ７のエミッタ電流をＩ3とする。このときＩ1，
Ｉ2，Ｉ3及び出力電圧ＶOUTは次式で表わされる。
ＶＯＵＴ＝ＶＩＮ＋ＶＧＳ１（Ｉ１，ＶＤＳ１）＋ＶＢＥ６−ＶＧＳ２（Ｉ２，
ＶＤＳ２）−ＶＢＥ７ (24) Ｉ１＋Ｉ２＝２Ｉ０ (25) Ｉ２＝Ｉ０ (26) Ｉ１＋Ｉ３＝２Ｉ０ (27) 式(25)〜(27)より Ｉ１＝Ｉ２＝Ｉ３＝Ｉ０ (28) であり、したがって ＶBE6＝ＶBE7 (29) 次にＶDS1とＶDS2を考える。このとき ＶＤＳ１＝（ＶＩＮ＋ＶＧＳ１）−ＶＯＵＴ (30) ＶＤＳ２＝（ＶＩＮ＋ＶＧＳ１＋ＶＢＥ６）−（ＶＯＵＴ＋ＶＢＥ７）
(31) したがってＶDS1−ＶDS2＝ＶBE7−ＶBE6＝０となり、Ｖ
DS1＝ＶDS2となる。
ＶＤＳ２）−ＶＢＥ７ (24) Ｉ１＋Ｉ２＝２Ｉ０ (25) Ｉ２＝Ｉ０ (26) Ｉ１＋Ｉ３＝２Ｉ０ (27) 式(25)〜(27)より Ｉ１＝Ｉ２＝Ｉ３＝Ｉ０ (28) であり、したがって ＶBE6＝ＶBE7 (29) 次にＶDS1とＶDS2を考える。このとき ＶＤＳ１＝（ＶＩＮ＋ＶＧＳ１）−ＶＯＵＴ (30) ＶＤＳ２＝（ＶＩＮ＋ＶＧＳ１＋ＶＢＥ６）−（ＶＯＵＴ＋ＶＢＥ７）
(31) したがってＶDS1−ＶDS2＝ＶBE7−ＶBE6＝０となり、Ｖ
DS1＝ＶDS2となる。
したがって ＶＧＳ１（Ｉ１，ＶＤＳ１）ＶＧＳ２（Ｉ２，ＶＤＳ２） (32) 式(24)に式(29)，(32)を代入すると次式を得る。
ＶＯＵＴＥ５６ＥＶＩＮ (33) このときの出力インピーダンスＺOUTは、 ＺＯＵＴ＝γ６＋１／ｈＦＥ・γＭＯＳ である。ここでγ６はトランジスタ７のエミッタ抵抗で
あり通常数十Ω程度である。またhFEはトランジスタ７
の電流増幅率、γMOSはMOSトランジスタ２の抵抗値であ
り、hFEは通常数百の値を程する。したがってγMOS/hFE
は数十Ωとなり、ZOUTは最大でも１００Ω以下と非常に
小さいものとなる。
あり通常数十Ω程度である。またhFEはトランジスタ７
の電流増幅率、γMOSはMOSトランジスタ２の抵抗値であ
り、hFEは通常数百の値を程する。したがってγMOS/hFE
は数十Ωとなり、ZOUTは最大でも１００Ω以下と非常に
小さいものとなる。
次に本発明の他の一実施例を第８図に示す。同図におい
て第３図，第４図，第５図と同一機能を有するものは同
一符号を付してある。ここでMOSトランジスタ10,11はＮ
チャネルMOSであり、全体の構成は第７図の極性を逆に
したものである。動作特性は第７図と全く同様であり、
出力インピーダンスZOUTは最大でも100Ω以下と小さ
い。
て第３図，第４図，第５図と同一機能を有するものは同
一符号を付してある。ここでMOSトランジスタ10,11はＮ
チャネルMOSであり、全体の構成は第７図の極性を逆に
したものである。動作特性は第７図と全く同様であり、
出力インピーダンスZOUTは最大でも100Ω以下と小さ
い。
次に第３図，第４図に対する第５図，第６図のように第
７図，第８図の電流源３，９をカレントミラー構成とし
た実施例を第９図，第10図に示す。第９図において電流
源３はトランジスタ31,32によるカレントミラー構成で
あり、トランジスタ31にはトランジスタ32の２倍の電流
が流れるようエミッタ面積を２倍とする。したがってMO
Sトランジスタ１，２およびトランジスタ６，７の電流
は全て等しく、入出力特性は同様の性能が得られる。同
様に第10図では電流源９をトランジスタ91,92（もちろ
ん、トランジスタ91のエミッタ面積はトランジスタ92の
２倍である。）のカレントミラー構成とすることによ
り、全く同様の入出力特性が得られることが容易に理解
されよう。
７図，第８図の電流源３，９をカレントミラー構成とし
た実施例を第９図，第10図に示す。第９図において電流
源３はトランジスタ31,32によるカレントミラー構成で
あり、トランジスタ31にはトランジスタ32の２倍の電流
が流れるようエミッタ面積を２倍とする。したがってMO
Sトランジスタ１，２およびトランジスタ６，７の電流
は全て等しく、入出力特性は同様の性能が得られる。同
様に第10図では電流源９をトランジスタ91,92（もちろ
ん、トランジスタ91のエミッタ面積はトランジスタ92の
２倍である。）のカレントミラー構成とすることによ
り、全く同様の入出力特性が得られることが容易に理解
されよう。
本発明によれば、MOSトランジスタ対のドレイン・ソー
ス間電圧を等しくすることによりゲート・ソース間電圧
の誤差を解消でき、入力電圧と出力電圧を正確に一致さ
せることができる。また入力信号の変化により生じる出
力電圧の歪も少なくすることができる。さらに出力イン
ピーダンスを十分低くすることができるので、理想のバ
ッファ回路に近づける効果がある。
ス間電圧を等しくすることによりゲート・ソース間電圧
の誤差を解消でき、入力電圧と出力電圧を正確に一致さ
せることができる。また入力信号の変化により生じる出
力電圧の歪も少なくすることができる。さらに出力イン
ピーダンスを十分低くすることができるので、理想のバ
ッファ回路に近づける効果がある。
第１図は従来例を示す回路図、第２図はMOSトランジス
タの特性図、第３図は本発明の一実施例を示す回路図、
第４図から第10図までは本発明の他の実施例を示す回路
図である。 １，２，10,11…MOSトランジスタ ４，５，６，７…トランジスタ 12,13…トランジスタ ３，８，９，14…電流源
タの特性図、第３図は本発明の一実施例を示す回路図、
第４図から第10図までは本発明の他の実施例を示す回路
図である。 １，２，10,11…MOSトランジスタ ４，５，６，７…トランジスタ 12,13…トランジスタ ３，８，９，14…電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西島 英男 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 桑原 一美 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 降旗 誠 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内
Claims (4)
- 【請求項１】入力信号がゲートに印加される第１のＭＯ
Ｓトランジスタ（１、１０）と、 ゲートとドレインとが導電接続された第２のＭＯＳトラ
ンジスタ（２、１１）と、 上記第１と第２のＭＯＳトランジスタのドレインに共通
に接続された第１の電流源（９、３）と、 上記第１のＭＯＳトランジスタのソースに接続されたエ
ミッタと、導電接続されたベース及びコレクタとを有す
るダイオード接続形式の第１のバイポーラトランジスタ
（６、１２）と、 上記第２のＭＯＳトランジスタのソースに接続されたエ
ミッタと上記第１のバイポーラトランジスタのベース及
びコレクタに接続されたベースと電源に接続されたコレ
クタとを有する第２のバイポーラトランジスタ（７、１
３）と、 上記第１のバイポーラトランジスタのベース及びコレク
タに接続された第２の電流源（８、１４）とを有し、 上記第１の電流源の電流値が上記第２の電流源の電流値
の略２倍であって、 上記第２のＭＯＳトランジスタのゲート及びドレインを
出力側とした ことを特徴とするＭＯＳトランジスタを用いたバッファ
回路。 - 【請求項２】入力信号がゲートに印加される第１のＭＯ
Ｓトランジスタ（１、１０）と、 ゲートとドレインとが導電接続された第２のＭＯＳトラ
ンジスタ（２、１１）と、 上記第１と第２のＭＯＳトランジスタのドレインに共通
に接続された第１の電流源（９、３）と、 上記第１のＭＯＳトランジスタのソースに接続されたエ
ミッタと、導電接続されたベース及びコレクタとを有す
るダイオード接続形式の第１のバイポーラトランジスタ
（６、１２）と、 上記第２のＭＯＳトランジスタのソースに接続されたエ
ミッタと上記第１のバイポーラトランジスタのベース及
びコレクタに接続されたベースとを有する第２のバイポ
ーラトランジスタ（７、１３）と、 上記第１のバイポーラトランジスタのベース及びコレク
タと上記第２のバイポーラトランジスタのベースとに共
通に接続されたコレクタと電源に接続されたエミッタと
を有する第３のバイポーラトランジスタ（８１、１４
１）と、 上記第２のバイポーラトランジスタのコレクタに接続さ
れたベース及びコレクタと電源に接続されたエミッタと
を有するダイオード接続形式の第４のバイポーラトラン
ジスタ（８２、１４２）とを有し 上記第３および第４のバイポーラトランジスタがカレン
トミラーの接続構成であり、 上記第２のＭＯＳトランジスタのゲート及びドレインを
出力端とした ことを特徴とするＭＯＳトランジスタを用いたバッファ
回路。 - 【請求項３】入力信号がゲートに印加される第１のＭＯ
Ｓトランジスタ（１、１０）と、 ゲートとドレインとが導電接続された第２のＭＯＳトラ
ンジスタ（２、１１）と、 上記第１のＭＯＳトランジスタのソースに接続されたエ
ミッタと、導電接続されたベース及びコレクタとを有す
るダイオード接続形式の第１のバイポーラトランジスタ
（６、１２）と、 上記第２のＭＯＳトランジスタのゲート及びドレインに
接続されたベースと電源に接続されたコレクタとを有す
る第２のバイポーラトランジスタ（７、１３）と、 上記第１のＭＯＳトランジスタのドレインと上記第２の
バイポーラトランジスタのエミッタに共通に接続された
第１の電流源（９、３）と、 上記第２のＭＯＳトランジスタのゲート及びドレインと
上記第２のバイポーラトランジスタのベースとに共通に
接続された第２の電流源（１４、８）と、 上記第１のバイポーラトランジスタのベース及びコレク
タと上記第２のＭＯＳトランジスタのソースに共通に接
続された第３の電流源（３、９）とを有し、 上記第１の電流源の電流値が上記第２の電流源の電流値
の略２倍であって、 上記第３の電流源の電流値が上記第１の電流源の電流値
と略等しく、 上記第２のバイポーラトランジスタのエミッタを出力端
とした ことを特徴とするＭＯＳトランジスタを用いたバッファ
回路。 - 【請求項４】入力信号がゲートに印加される第１のＭＯ
Ｓトランジスタ（１、１０）と、 ゲートとドレインとが導電接続された第２のＭＯＳトラ
ンジスタ（２、１１）と、 上記第１のＭＯＳトランジスタのソースに接続されたエ
ミッタと、導電接続されたベース及びコレクタを有する
ダイオード接続形式の第１のバイポーラトランジスタ
（６、１２）と、 上記第２のＭＯＳトランジスタのゲート及びドレインに
接続されたベースを有する第２のバイポーラトランジス
タ（７、１３）と、 上記第１のバイポーラトランジスタのベース及びコレク
タと上記第２のＭＯＳトンジスタのソースに共通に接続
されたコレクタを有する第３のバイポーラトランジスタ
（３１、９１）と、 上記第２のバイポーラトランジスタのコレクタおよび第
３のバイポーラトランジスタのベースに接続されたベー
ス及びコレクタを有するダイオード接続形式の第４のバ
イポーラトランジスタ（３２、９２）とを有し、 上記第１のＭＯＳトランジスタのドレインと上記第２の
バイポーラトランジスタのエミッタに共通に接続された
第１の電流源（９、３）と、 上記第２のＭＯＳトランジスタのゲート及びドレインと
上記第２のバイポーラトランジスタのベースに共通に接
続された第２の電流源（１４、８）とを有し、 上記第１の電流源の電流値が上記第２の電流源の電流値
の略２倍であって、 上記第３および第４のバイポーラトランジスタがカレン
トミラーの接続構成であり、上記第２のバイポーラトラ
ンジスタのエミッタを出力端とした ことを特徴とするＭＯＳトランジスタを用いたバッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141105A JPH061901B2 (ja) | 1982-08-16 | 1982-08-16 | Ｍｏｓトランジスタを用いたバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141105A JPH061901B2 (ja) | 1982-08-16 | 1982-08-16 | Ｍｏｓトランジスタを用いたバツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5932227A JPS5932227A (ja) | 1984-02-21 |
| JPH061901B2 true JPH061901B2 (ja) | 1994-01-05 |
Family
ID=15284291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141105A Expired - Lifetime JPH061901B2 (ja) | 1982-08-16 | 1982-08-16 | Ｍｏｓトランジスタを用いたバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061901B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62158545A (ja) * | 1985-12-28 | 1987-07-14 | Asahi Okuma Ind Co Ltd | ヘツダ−のパンチピン異常検出装置 |
| US4916338A (en) * | 1988-12-12 | 1990-04-10 | Tektronix, Inc. | FET buffer amplifier |
| US5134319A (en) * | 1990-01-10 | 1992-07-28 | Fujitsu Limited | Bicmos differential amplifier having improved switching speed |
-
1982
- 1982-08-16 JP JP57141105A patent/JPH061901B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5932227A (ja) | 1984-02-21 |
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