JPH0619373B2 - トリガジッタ検出回路 - Google Patents
トリガジッタ検出回路Info
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- JPH0619373B2 JPH0619373B2 JP63148689A JP14868988A JPH0619373B2 JP H0619373 B2 JPH0619373 B2 JP H0619373B2 JP 63148689 A JP63148689 A JP 63148689A JP 14868988 A JP14868988 A JP 14868988A JP H0619373 B2 JPH0619373 B2 JP H0619373B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、トリガジッタ検出回路に関するものであり、
詳しくは、ランダムサンプリングによる波形表示におけ
るトリガジッタの検出に関するものである。
詳しくは、ランダムサンプリングによる波形表示におけ
るトリガジッタの検出に関するものである。
（従来の技術） 入力繰返し波形を表示観測するのにあたって、第８図
（ａ）に示すように信号Ａをランダムサンプリングして
デジタルデータ○，△，…に変換することにより波形メ
モリに格納するとともにトリガがかかってからデータ
○，△，…がサンプリングされるまでの時間ｔ１ｔ２，
…も測定し、この波形メモリに格納された波形データ
○，△，…を第８図（ｂ）に示すようにトリガ点からの
相対時間ｔ１ｔ２，…に従って並べることにより第７図
（ｃ）に示すように波形信号Ａを再生表示することが行
われている。
（ａ）に示すように信号Ａをランダムサンプリングして
デジタルデータ○，△，…に変換することにより波形メ
モリに格納するとともにトリガがかかってからデータ
○，△，…がサンプリングされるまでの時間ｔ１ｔ２，
…も測定し、この波形メモリに格納された波形データ
○，△，…を第８図（ｂ）に示すようにトリガ点からの
相対時間ｔ１ｔ２，…に従って並べることにより第７図
（ｃ）に示すように波形信号Ａを再生表示することが行
われている。
ところで、このようなランダムサンプリングにおけるト
リガパルスの出力にあたっては、例えば第９図に示すよ
うにフリップフロップのデータ端子にトリガ制御信号Ｓ
１を加えるとともにクロック端子に繰返し入力信号とト
リガレベルとを比較する図示しないトリガコンパレータ
の出力信号Ｓ２を加えておき、第１０図に示すようにト
リガ制御信号Ｓ１をコンパレータ出力信号Ｓ２でラッチ
してトリガパルスＳ３として出力することが行われてい
る。そして、このトリガパルスＳ３の立ち上がり点がト
リガ点として用いられる。
リガパルスの出力にあたっては、例えば第９図に示すよ
うにフリップフロップのデータ端子にトリガ制御信号Ｓ
１を加えるとともにクロック端子に繰返し入力信号とト
リガレベルとを比較する図示しないトリガコンパレータ
の出力信号Ｓ２を加えておき、第１０図に示すようにト
リガ制御信号Ｓ１をコンパレータ出力信号Ｓ２でラッチ
してトリガパルスＳ３として出力することが行われてい
る。そして、このトリガパルスＳ３の立ち上がり点がト
リガ点として用いられる。
ところが、トリガ制御信号Ｓ１とコンパレータ出力信号
Ｓ２は全く非同期であることから、第１１図に示すよう
にトリガ制御信号Ｓ１の立ち上がりとコンパレータ出力
信号Ｓ２立ち上がりが時間的に競合するように出力され
てフリップフロップの出力信号Ｓ３が不安定なメタステ
イブルになることがある。このようなメタステイブル状
態におけるフリップフロップの出力信号Ｓ３の立ち上が
りがジッタになる。
Ｓ２は全く非同期であることから、第１１図に示すよう
にトリガ制御信号Ｓ１の立ち上がりとコンパレータ出力
信号Ｓ２立ち上がりが時間的に競合するように出力され
てフリップフロップの出力信号Ｓ３が不安定なメタステ
イブルになることがある。このようなメタステイブル状
態におけるフリップフロップの出力信号Ｓ３の立ち上が
りがジッタになる。
（発明が解決しようとする問題点） しかし、このようなジッタを伴った信号を用いてトリガ
点からサンプリングパルスまでの時間を測定すると、正
確な時間が測定できないことになり、波形を再構成した
場合には第１２図に示すようなデータエラーが発生する
ことになる。
点からサンプリングパルスまでの時間を測定すると、正
確な時間が測定できないことになり、波形を再構成した
場合には第１２図に示すようなデータエラーが発生する
ことになる。
本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成でトリガジッタの発生の有無が
検出できるトリガジッタ検出回路を提供することにあ
る。
的は、比較的簡単な構成でトリガジッタの発生の有無が
検出できるトリガジッタ検出回路を提供することにあ
る。
（問題点を解決するための手段） 本発明のトリガジッタ検出回路は、 正弦波発振器と、 この正弦波発振器の出力信号に同期したサンプリングパ
ルスを出力するサンプリングパルス発生回路と、 トリガパルス入力信号とトリガ制御信号に従って選択的
にトリガパルスを出力するトリガ制御回路と、 このトリガ制御回路から出力されるトリガパルスに従っ
て前記正弦波信号の９０゜の位相差に応じた時間差を持
った２個のパルスを出力するダブルパルス発生回路と、 このダブルパルス発生回路の出力パルスに従って各パル
スが出力される時点における前記正弦波信号の振幅Ａsi
nωｔ，Ａcosωｔをデジタル信号Ｘ，Ｙに変換するＡ／
Ｄ変換器と、 予めトリガジッタのない正常動作時にこのＡ／Ｄ変換器
から出力されるデジタル信号Ｘ，Ｙの自乗和Ａ２（＝Ｘ
２＋Ｙ２）を求めておき、正常動作時の自乗和Ａ２と各
測定時の測定結果を比較してトリガジッタの発生の有無
を判別する演算制御部、 を設けたことを特徴とする。
ルスを出力するサンプリングパルス発生回路と、 トリガパルス入力信号とトリガ制御信号に従って選択的
にトリガパルスを出力するトリガ制御回路と、 このトリガ制御回路から出力されるトリガパルスに従っ
て前記正弦波信号の９０゜の位相差に応じた時間差を持
った２個のパルスを出力するダブルパルス発生回路と、 このダブルパルス発生回路の出力パルスに従って各パル
スが出力される時点における前記正弦波信号の振幅Ａsi
nωｔ，Ａcosωｔをデジタル信号Ｘ，Ｙに変換するＡ／
Ｄ変換器と、 予めトリガジッタのない正常動作時にこのＡ／Ｄ変換器
から出力されるデジタル信号Ｘ，Ｙの自乗和Ａ２（＝Ｘ
２＋Ｙ２）を求めておき、正常動作時の自乗和Ａ２と各
測定時の測定結果を比較してトリガジッタの発生の有無
を判別する演算制御部、 を設けたことを特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１は正弦波発振器であり、その出力信
号はサンプリングパルス発生回路２に加えられるととも
にＡ／Ｄ変換器３に加えられている。サンプリングパル
ス発生回路２は正弦波発振器１の出力信号に同期したサ
ンプリングパルスを出力するものであり、例えば第２図
に示すような正弦波信号と零電位と比較するコンパレー
タを用いる。このサンプリングパルスは繰返し入力信号
をサンプリングして波形データを出力する図示しないＡ
／Ｄ変換器に加えられる。４はトリガ制御回路であり、
トリガパルス入力信号Ｓ２とトリガ制御信号Ｓ１に従っ
て選択的にトリガパルスＳ３を出力する。なお、トリガ
パルス入力信号Ｓ２としては、トリガコンパレータの出
力信号の他、正常動作状態での基準出力データを得るた
めに内部で生成されるキャリブレーション用ダミー出力
信号も選択的に加えられるように構成されている。５は
ダブルパルス発生回路であり、トリガ制御回路４から出
力されるトリガパルスに従って前記正弦波信号の９０゜
の位相差に応じた時間差Ｔを持った２個のパルスを出力
する。ここで、パルス幅は、トリガ制御回路４がメタス
テイブル状態の時には異常パルスになるように設定され
ている。このダブルパルス発生回路５の出力パルスＳ４
はＡ／Ｄ変換器３に加えられる。Ａ／Ｄ変換器３はダブ
ルパルス発生回路５から加えられるダブルパルスＳ４に
従って各パルスが出力される時点における前記正弦波信
号の振幅Ａsinωｔ，Ａcosωｔをデジタル信号Ｘ，Ｙに
変換して演算制御部６に出力する。第３図はこのような
ダブルパルス発生回路５の具体例を示す回路図である。
図において、７はトリガ制御回路４の出力信号Ｓ３を所
定のパルス幅のトリガパルスＳ３′に整形するパルス整
形回路である。８はオアゲートであり、一方の入力端子
には整形トリガパルスＳ３′が直接加えられ、他方の入
力端子には整形トリガパルスＳ３′がバッファアンプ
９，９０゜の位相差を与える遅延回路１０およびバッフ
ァアンプ１１の直列回路を介して加えられている。演算
制御部６は、予めトリガジッタのない正常動作時にＡ／
Ｄ変換器３から出力されるデジタル信号Ｘ，Ｙの自乗和
Ａ２（＝Ｘ２＋Ｙ２）を求めておき、正常動作時の自乗
和Ａ２と各測定時の測定結果を比較してトリガジッタの
発生の有無を判別する。
第１図において、１は正弦波発振器であり、その出力信
号はサンプリングパルス発生回路２に加えられるととも
にＡ／Ｄ変換器３に加えられている。サンプリングパル
ス発生回路２は正弦波発振器１の出力信号に同期したサ
ンプリングパルスを出力するものであり、例えば第２図
に示すような正弦波信号と零電位と比較するコンパレー
タを用いる。このサンプリングパルスは繰返し入力信号
をサンプリングして波形データを出力する図示しないＡ
／Ｄ変換器に加えられる。４はトリガ制御回路であり、
トリガパルス入力信号Ｓ２とトリガ制御信号Ｓ１に従っ
て選択的にトリガパルスＳ３を出力する。なお、トリガ
パルス入力信号Ｓ２としては、トリガコンパレータの出
力信号の他、正常動作状態での基準出力データを得るた
めに内部で生成されるキャリブレーション用ダミー出力
信号も選択的に加えられるように構成されている。５は
ダブルパルス発生回路であり、トリガ制御回路４から出
力されるトリガパルスに従って前記正弦波信号の９０゜
の位相差に応じた時間差Ｔを持った２個のパルスを出力
する。ここで、パルス幅は、トリガ制御回路４がメタス
テイブル状態の時には異常パルスになるように設定され
ている。このダブルパルス発生回路５の出力パルスＳ４
はＡ／Ｄ変換器３に加えられる。Ａ／Ｄ変換器３はダブ
ルパルス発生回路５から加えられるダブルパルスＳ４に
従って各パルスが出力される時点における前記正弦波信
号の振幅Ａsinωｔ，Ａcosωｔをデジタル信号Ｘ，Ｙに
変換して演算制御部６に出力する。第３図はこのような
ダブルパルス発生回路５の具体例を示す回路図である。
図において、７はトリガ制御回路４の出力信号Ｓ３を所
定のパルス幅のトリガパルスＳ３′に整形するパルス整
形回路である。８はオアゲートであり、一方の入力端子
には整形トリガパルスＳ３′が直接加えられ、他方の入
力端子には整形トリガパルスＳ３′がバッファアンプ
９，９０゜の位相差を与える遅延回路１０およびバッフ
ァアンプ１１の直列回路を介して加えられている。演算
制御部６は、予めトリガジッタのない正常動作時にＡ／
Ｄ変換器３から出力されるデジタル信号Ｘ，Ｙの自乗和
Ａ２（＝Ｘ２＋Ｙ２）を求めておき、正常動作時の自乗
和Ａ２と各測定時の測定結果を比較してトリガジッタの
発生の有無を判別する。
このように構成された装置の動作を第４図のタイミング
チャートを用いて説明する。
チャートを用いて説明する。
図において、（ａ）はトリガ制御回路４から出力される
トリガパルスＳ３を示し、（ｂ）はパルス整形回路７か
ら出力される整形トリガパルスＳ３′を示し、（ｃ）は
ダブルパルス発生回路５から出力されるダブルパルスＳ
４を示し、（ｄ）は正弦波発振器１から出力される正弦
波信号を示している。
トリガパルスＳ３を示し、（ｂ）はパルス整形回路７か
ら出力される整形トリガパルスＳ３′を示し、（ｃ）は
ダブルパルス発生回路５から出力されるダブルパルスＳ
４を示し、（ｄ）は正弦波発振器１から出力される正弦
波信号を示している。
トリガ制御信号Ｓ１とトリガコンパレータ出力信号Ｓ２
の時間関係がメタステイブルになっていないトリガジッ
タのない正常状態で出力されるダブルパルスＳ４の１発
目のパルスによりサンプリングされたＡ／Ｄ変換器３の
出力データをＸとし、２発目のパルスによりサンプリン
グされたＡ／Ｄ変換器３の出力データをＹとすると、 Ｘ＝Ａsinωｔ Ｙ＝Ａcosωｔ ただし、Ａ２＝Ｘ２＋Ｙ２ の関係が成立する。
の時間関係がメタステイブルになっていないトリガジッ
タのない正常状態で出力されるダブルパルスＳ４の１発
目のパルスによりサンプリングされたＡ／Ｄ変換器３の
出力データをＸとし、２発目のパルスによりサンプリン
グされたＡ／Ｄ変換器３の出力データをＹとすると、 Ｘ＝Ａsinωｔ Ｙ＝Ａcosωｔ ただし、Ａ２＝Ｘ２＋Ｙ２ の関係が成立する。
これに対し、トリガ制御信号Ｓ１とトリガコンパレータ
出力信号Ｓ２の時間関係がメタステイブルになっている
トリガジッタを生じる状態では、ダブルパルス発生回路
５がＥＣＬロジックで構成されているものとすると、出
力パルスのエッジが正常動作状態よりも緩慢に変化する
ことから、ダブルパルス発生回路５の出力パルスは、 時間差Ｔが不定 パルスが１発しか出ない パルスが１発も出ない などの異常状態になる。第５図はこのようなダブルパル
ス発生回路５の出力パルスの波形説明図であって、
（ａ）は正常状態における出力パルスを示し、（ｂ）は
第３図のオアゲート８の各入力端子に加えられる２個の
パルスが緩慢に変化することからジッタや立ち上がり時
間の差などによってて出力パルスの時間差Ｔが不定にな
っている状態（）を示し、（ｃ）は第３図のオアゲー
ト８の各入力端子に加えられる２個のパルスが緩慢に変
化することにより２個のパルスの立ち下がりと立ち上が
りが重なって結果的に１個のパルスしか出力されない状
態（）を示し、（ｄ）は第３図のオアゲート８の各入
力端子に加えられる２個のパルスが緩慢に変化する結果
１個のパルスも出力されない状態（）を示している。
ここで、第３図のオアゲート８の各入力端子に加えられ
る２個のパルスのパルス幅を適切に設定することによ
り、ほとんどのメタステイブル状態におけるダブルパル
ス発生回路５の出力パルスを（ｃ）とすることができ
る。具体的には、正弦波発振器から出力される周波数の
９０゜に相当するダブルパルスのパルス間隔に対して第
３図の遅延回路１０の遅延時間を適切に設定すればよ
い。このような異常状態におけるＡ／Ｄ変換器３の出力
データＸ，Ｙに着目すると、の場合には、 Ｘ２＋Ｙ２≠Ａ２ になり、，のい場合には、 Ｘ２＋Ｙ２≠Ａ２ Ｘ＝Ｙ Ｘ，Ｙの値が前回と変化なし のいずれかになる。
出力信号Ｓ２の時間関係がメタステイブルになっている
トリガジッタを生じる状態では、ダブルパルス発生回路
５がＥＣＬロジックで構成されているものとすると、出
力パルスのエッジが正常動作状態よりも緩慢に変化する
ことから、ダブルパルス発生回路５の出力パルスは、 時間差Ｔが不定 パルスが１発しか出ない パルスが１発も出ない などの異常状態になる。第５図はこのようなダブルパル
ス発生回路５の出力パルスの波形説明図であって、
（ａ）は正常状態における出力パルスを示し、（ｂ）は
第３図のオアゲート８の各入力端子に加えられる２個の
パルスが緩慢に変化することからジッタや立ち上がり時
間の差などによってて出力パルスの時間差Ｔが不定にな
っている状態（）を示し、（ｃ）は第３図のオアゲー
ト８の各入力端子に加えられる２個のパルスが緩慢に変
化することにより２個のパルスの立ち下がりと立ち上が
りが重なって結果的に１個のパルスしか出力されない状
態（）を示し、（ｄ）は第３図のオアゲート８の各入
力端子に加えられる２個のパルスが緩慢に変化する結果
１個のパルスも出力されない状態（）を示している。
ここで、第３図のオアゲート８の各入力端子に加えられ
る２個のパルスのパルス幅を適切に設定することによ
り、ほとんどのメタステイブル状態におけるダブルパル
ス発生回路５の出力パルスを（ｃ）とすることができ
る。具体的には、正弦波発振器から出力される周波数の
９０゜に相当するダブルパルスのパルス間隔に対して第
３図の遅延回路１０の遅延時間を適切に設定すればよ
い。このような異常状態におけるＡ／Ｄ変換器３の出力
データＸ，Ｙに着目すると、の場合には、 Ｘ２＋Ｙ２≠Ａ２ になり、，のい場合には、 Ｘ２＋Ｙ２≠Ａ２ Ｘ＝Ｙ Ｘ，Ｙの値が前回と変化なし のいずれかになる。
従って、トリガ制御信号Ｓ１とトリガコンパレータ出力
信号Ｓ２の時間関係がメタステイブルになっていないト
リガジッタのない正常な状態における正弦波信号の振幅
データＡを予め演算制御部６に格納しておき、この値と
その後の各測定時の測定結果を比較することにより、ト
リガジッタの発生の有無を判別することができる。そし
て、トリガジッタが発生していると判定した場合にはそ
のデータを波形再生演算から除去すればよく、信頼性の
高い波形再生が行える。
信号Ｓ２の時間関係がメタステイブルになっていないト
リガジッタのない正常な状態における正弦波信号の振幅
データＡを予め演算制御部６に格納しておき、この値と
その後の各測定時の測定結果を比較することにより、ト
リガジッタの発生の有無を判別することができる。そし
て、トリガジッタが発生していると判定した場合にはそ
のデータを波形再生演算から除去すればよく、信頼性の
高い波形再生が行える。
第６図は、演算制御部６におけるトリガジッタの判別処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
すなわち、ステップにおいて、トリガ制御回路４にダ
ミー出力信号を加え、トリガ制御信号Ｓ１とトリガコン
パレータ出力信号Ｓ２の時間関係がメタステイブルにな
っていないトリガジッタのない正常な状態における正弦
波発振器１の正弦波信号の振幅データＡを測定して演算
制御部６に格納する。このようにして振幅データＡを測
定した後、ステップ以降の測定動作を開始する。ステ
ップにおいてＸ，Ｙの直交データにより振幅Ａを計算
し、Ｘ２Ｙ２≒Ａ２が成立するか否かを判定する（ステ
ップ）。Ｘ２＋Ｙ２≠Ａ２の場合にはジッタが大きい
のでその測定データは捨てて（ステップ）、再びステ
ップまで戻る。Ｘ２＋Ｙ２≒Ａ２が成立する場合に
は、Ｘ＝Ｙが成立するか否かを判定する（ステップ
）。Ｘ＝Ｙの場合にはジッタが大きいことになるので
その測定データは捨てる（ステップ）が、Ｘ≠Ｙが成
立する場合にはＸ，Ｙの値が前回から変化しているか否
かを判定する（ステップ）。値が変化していない場合
にはジッタが大きいことになるのでその測定データは捨
てる（ステップ）が、値が変化している場合にはジッ
タの少ない有効データであり、データ処理に用いる。
（ステップ）。このようにして波形の再構成に必要な
所定数のデータが取り込まれるまでのステップ以降の
処理を繰り返すことにより一連の処理を終了する（ステ
ップ）。
ミー出力信号を加え、トリガ制御信号Ｓ１とトリガコン
パレータ出力信号Ｓ２の時間関係がメタステイブルにな
っていないトリガジッタのない正常な状態における正弦
波発振器１の正弦波信号の振幅データＡを測定して演算
制御部６に格納する。このようにして振幅データＡを測
定した後、ステップ以降の測定動作を開始する。ステ
ップにおいてＸ，Ｙの直交データにより振幅Ａを計算
し、Ｘ２Ｙ２≒Ａ２が成立するか否かを判定する（ステ
ップ）。Ｘ２＋Ｙ２≠Ａ２の場合にはジッタが大きい
のでその測定データは捨てて（ステップ）、再びステ
ップまで戻る。Ｘ２＋Ｙ２≒Ａ２が成立する場合に
は、Ｘ＝Ｙが成立するか否かを判定する（ステップ
）。Ｘ＝Ｙの場合にはジッタが大きいことになるので
その測定データは捨てる（ステップ）が、Ｘ≠Ｙが成
立する場合にはＸ，Ｙの値が前回から変化しているか否
かを判定する（ステップ）。値が変化していない場合
にはジッタが大きいことになるのでその測定データは捨
てる（ステップ）が、値が変化している場合にはジッ
タの少ない有効データであり、データ処理に用いる。
（ステップ）。このようにして波形の再構成に必要な
所定数のデータが取り込まれるまでのステップ以降の
処理を繰り返すことにより一連の処理を終了する（ステ
ップ）。
第７図はダブルパルス発生回路５の他の具体例を示す回
路図である。図において、Ｉｎは入力パルスＶinが加え
られる入力端子であり、ナンドゲートＵ４の一方の入力
端子に直接接続されるとともにインバータゲートＵ３お
よび遅延時間ｌを有する遅延回路Ｌ１の直列回路を介し
てナンドゲートＵ４の他方の入力端子に接続されてい
る。これにより、ナンドゲートＵ４からパルス幅ｌのパ
ルスが出力されることになる。ここで、ナンドゲートＵ
４から出力されるパルスのパルス幅ｌは、前述のように
メタステイブル状態では第５図（ｃ）に示したようなパ
ルスが出力されるように適切な値に設定する。Ｕ１は差
動出力が得られるバッファゲート、Ｕ２は入，出力が差
動になるように構成されたバッファゲートである。Ｒ
１，Ｒ１′，Ｒ２，Ｒ２′は終端抵抗であり、一端はそ
れぞれバッフアゲートＵ１の出力端子に接続され、抵抗
Ｒ１，Ｒ１′の他端は電圧源Ｖに接続されている。Ｑ，
Ｑ′はインピーダンス変換用のトランジスタであり、各
ベースは終端抵抗Ｒ２，Ｒ２′を介してバッフアゲート
Ｕ１の出力端子に接続され、各エミッタは電流値決定用
の抵抗Ｒ３を介して電圧源−Ｖに接続され、各コレクタ
は抵抗Ｒ６，Ｒ６′を介して電圧源Ｖに接続されるとと
もにコンデンサＣ，Ｃ′を介してバッファゲートＵ２の
入力端子に接続されている。ＤＬＹは遅延時間がダブル
パルスの間隔Ｔの１／２になるようにケーブルの長さが
調整された片側開放の同軸ケーブルであり、外部導体は
バルンＬを介してトランジスタＱのコレクタに接続さ
れ、内部導体はバルンＬを介してトランジスタＱ′のコ
レクタに接続されている。バッファゲートＵ２の入力端
子はそれぞれ抵抗Ｒ４，Ｒ４′を介して正の電圧源＋Ｖ
に接続されるとともに抵抗Ｒ５，Ｒ５′を介して負の電
圧源−Ｖに接続されている。
路図である。図において、Ｉｎは入力パルスＶinが加え
られる入力端子であり、ナンドゲートＵ４の一方の入力
端子に直接接続されるとともにインバータゲートＵ３お
よび遅延時間ｌを有する遅延回路Ｌ１の直列回路を介し
てナンドゲートＵ４の他方の入力端子に接続されてい
る。これにより、ナンドゲートＵ４からパルス幅ｌのパ
ルスが出力されることになる。ここで、ナンドゲートＵ
４から出力されるパルスのパルス幅ｌは、前述のように
メタステイブル状態では第５図（ｃ）に示したようなパ
ルスが出力されるように適切な値に設定する。Ｕ１は差
動出力が得られるバッファゲート、Ｕ２は入，出力が差
動になるように構成されたバッファゲートである。Ｒ
１，Ｒ１′，Ｒ２，Ｒ２′は終端抵抗であり、一端はそ
れぞれバッフアゲートＵ１の出力端子に接続され、抵抗
Ｒ１，Ｒ１′の他端は電圧源Ｖに接続されている。Ｑ，
Ｑ′はインピーダンス変換用のトランジスタであり、各
ベースは終端抵抗Ｒ２，Ｒ２′を介してバッフアゲート
Ｕ１の出力端子に接続され、各エミッタは電流値決定用
の抵抗Ｒ３を介して電圧源−Ｖに接続され、各コレクタ
は抵抗Ｒ６，Ｒ６′を介して電圧源Ｖに接続されるとと
もにコンデンサＣ，Ｃ′を介してバッファゲートＵ２の
入力端子に接続されている。ＤＬＹは遅延時間がダブル
パルスの間隔Ｔの１／２になるようにケーブルの長さが
調整された片側開放の同軸ケーブルであり、外部導体は
バルンＬを介してトランジスタＱのコレクタに接続さ
れ、内部導体はバルンＬを介してトランジスタＱ′のコ
レクタに接続されている。バッファゲートＵ２の入力端
子はそれぞれ抵抗Ｒ４，Ｒ４′を介して正の電圧源＋Ｖ
に接続されるとともに抵抗Ｒ５，Ｒ５′を介して負の電
圧源−Ｖに接続されている。
このような構成において、バッファゲートＵ２の出力端
子ＯＵＴ１，ＯＵＴ２にはそれぞれ差動の関係にあるダ
ブルパルスが出力されることになる。ここで、バルンＬ
は、同軸ケーブルＤＬＹの外部導体と内部導体のライン
上での対地容量を見掛け上等しくして波形品位が差動で
著しく異なるのを防止する。また、コンデンサＣ，Ｃ′
と抵抗Ｒ４，Ｒ４′，Ｒ５，Ｒ５′をを含む回路は、発
生するダブルパルスのレベルをＥＣＬレベルに変換する
レベル変換回路を構成している。このように構成するこ
とにより、第３図の回路のような経路の違いによる時間
のズル（スキュー）を生じることはなく、安定した差動
のダブルパルス出力を得ることができる。
子ＯＵＴ１，ＯＵＴ２にはそれぞれ差動の関係にあるダ
ブルパルスが出力されることになる。ここで、バルンＬ
は、同軸ケーブルＤＬＹの外部導体と内部導体のライン
上での対地容量を見掛け上等しくして波形品位が差動で
著しく異なるのを防止する。また、コンデンサＣ，Ｃ′
と抵抗Ｒ４，Ｒ４′，Ｒ５，Ｒ５′をを含む回路は、発
生するダブルパルスのレベルをＥＣＬレベルに変換する
レベル変換回路を構成している。このように構成するこ
とにより、第３図の回路のような経路の違いによる時間
のズル（スキュー）を生じることはなく、安定した差動
のダブルパルス出力を得ることができる。
なお、上記実施例では、ダブルパルスの位相差を９０゜
に設定した例を説明したが、−９０゜や±２７０゜など
であっても同様の効果が得られることは明らかである。
に設定した例を説明したが、−９０゜や±２７０゜など
であっても同様の効果が得られることは明らかである。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な構
成でトリガジッタの発生の有無が検出できるトリガジッ
タ検出回路が実現でき、実用上の効果は大きい。
成でトリガジッタの発生の有無が検出できるトリガジッ
タ検出回路が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図の要部の具体例を示す回路図、第４
図は第１図の動作を説明するためのタイミングチャー
ト、第５図はダブルパルス発生回路の出力パルスの波形
例図、第６図は第１図の演算制御部における処理の流れ
の具体例を示すフローチャート、第７図は第１図の要部
の他の具体例を示す回路図、第８図はランダムサンプリ
ングによる波形測定の説明図、第９図はトリガパルス出
力回路の一例を示すブロック図、第１０図〜第１２図は
それぞれ従来の動作説明図である。 １……正弦波発振器、２……サンプリングパルス発生回
路、３……Ａ／Ｄ変換器、４……トリガ制御回路、５…
…ダブルパルス発生回路、６……演算制御部。
よび第３図は第１図の要部の具体例を示す回路図、第４
図は第１図の動作を説明するためのタイミングチャー
ト、第５図はダブルパルス発生回路の出力パルスの波形
例図、第６図は第１図の演算制御部における処理の流れ
の具体例を示すフローチャート、第７図は第１図の要部
の他の具体例を示す回路図、第８図はランダムサンプリ
ングによる波形測定の説明図、第９図はトリガパルス出
力回路の一例を示すブロック図、第１０図〜第１２図は
それぞれ従来の動作説明図である。 １……正弦波発振器、２……サンプリングパルス発生回
路、３……Ａ／Ｄ変換器、４……トリガ制御回路、５…
…ダブルパルス発生回路、６……演算制御部。
Claims (1)
- 【請求項１】正弦波発振器と、 この正弦波発振器の出力信号に同期したサンプリングパ
ルスを出力するサンプリングパルス発生回路と、 トリガパルス入力信号とトリガ制御信号に従って選択的
にトリガパルスを出力するトリガ制御回路と、 このトリガ制御回路から出力されるトリガパルスに従っ
て前記正弦波信号の９０゜の位相差に応じた時間差を持
った２個のパルスを出力するダブルパルス発生回路と、 このダブルパルス発生回路の出力パルスに従って各パル
スが出力される時点における前記正弦波信号の振幅Ａsi
nωｔ，Ａcosωｔをデジタル信号Ｘ，Ｙに変換するＡ／
Ｄ変換器と、 予めトリガジッタのない正常動作時にこのＡ／Ｄ変換器
から出力されるデジタル信号Ｘ，Ｙの自乗和Ａ２（＝Ｘ
２＋Ｙ２）を求めておき、正常動作時の自乗和Ａ２と各
測定時の測定結果を比較してトリガジッタの発生の有無
を判別する演算制御部、 を設けたことを特徴とするトリガジッタ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148689A JPH0619373B2 (ja) | 1988-06-16 | 1988-06-16 | トリガジッタ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148689A JPH0619373B2 (ja) | 1988-06-16 | 1988-06-16 | トリガジッタ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314971A JPH01314971A (ja) | 1989-12-20 |
| JPH0619373B2 true JPH0619373B2 (ja) | 1994-03-16 |
Family
ID=15458398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148689A Expired - Lifetime JPH0619373B2 (ja) | 1988-06-16 | 1988-06-16 | トリガジッタ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619373B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5721144B2 (ja) | 2012-02-07 | 2015-05-20 | 株式会社日本製鋼所 | 超電導多層構造薄膜 |
-
1988
- 1988-06-16 JP JP63148689A patent/JPH0619373B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5721144B2 (ja) | 2012-02-07 | 2015-05-20 | 株式会社日本製鋼所 | 超電導多層構造薄膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01314971A (ja) | 1989-12-20 |
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