JPH06203568A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 センスアンプを必要とせず、しかも、簡易に
回路設計を行える単純な構成の半導体記憶回路を提供す
る。 【構成】 読み出し時にはビット線ＢＩＴに対してプリ
チャージが行われる。読み出し用ワード線が駆動される
と第２のＦＥＴ１４がオンし、ビット線と第３のＦＥＴ
１５とが接続される。インバータ回路１２の出力がハイ
レベルの時、第３のＦＥＴ１５はオンし、ビット線は接
地電位に設定される。また、インバータ回路１２の出力
がローレベルの時、第３のＦＥＴ１５はオフし、ビット
線はプリチャージ電位に保たれる。また、書き込み用ワ
ード線が駆動されると、第１のＦＥＴ１３がオンしてメ
モリセルはビット線に接続される。従って、ビット線に
書き込まれた情報はこの第１のＦＥＴ１３を介してメモ
リセルに記憶される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報が読み書きされる半
導体記憶回路に関するものである。

【０００２】

【従来の技術】従来の半導体メモリとして、例えば、図
３に示されるスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）がある。インバータ回路１，２はメモリ
セルを構成し、情報を記憶する。このメモリセルは行お
よび列方向にマトリクス状に配置されており、行方向に
ワード線（ＷＯＲＤ ＬＩＮＥ）によって接続され、列
方向にビット線対ＢＩＴ，バーＢＩＴによって接続され
ている。このビット線対ＢＩＴ，バーＢＩＴはＦＥＴ
３，４を介してメモリセルに接続されており、ＦＥＴ
３，４の各ゲートはワード線に接続されている。

【０００３】メモリセルに記憶された情報を読み出す時
には、まず、各ビット線対ＢＩＴ，バーＢＩＴの電圧が
一定の電圧レベルにセットされ、プリチャージが行われ
る。引き続いて入力アドレスに応じたワード線が行デコ
ーダによって選択される。選択されたワード線はハイレ
ベル電圧に駆動されるため、各ＦＥＴ３，４はオンし、
メモリセルはビット線対ＢＩＴ，バーＢＩＴに接続され
る。このため、ビット線対ＢＩＴ，バーＢＩＴにはメモ
リセルに記憶された情報が出力される。センスアンプ５
はビット線対に十分な電位差が現れる所定タイミングに
この出力情報を増幅し、メモリセルからの出力情報をデ
ータとして十分な電位にまで速やかに引き上げるかまた
は引き下げる。データ入出力部６はこのデータを外部へ
出力する。

【０００４】一方、メモリセルに情報を書き込む時に
は、データ入出力部６を介してビット線ＢＩＴに書き込
みデータが与えられ、ビット線バーＢＩＴに書き込みデ
ータの反転データが与えられる。そして、ワード線がハ
イレベル電圧に駆動されることにより、ビット線対ＢＩ
Ｔ，バーＢＩＴに与えられた情報はＦＥＴ３，４を介し
てメモリセルに書き込まれる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶回路においては、メモリセル自体のドラ
イブ能力が低いため、上述したように、読み出し時にセ
ンスアンプを用いてビット線対に現れた情報を増幅する
必要がある。従って、半導体メモリチップ上にこのセン
スアンプを構成するための素子形成領域が必要となる。
また、セル情報に対応した十分な電圧がビット線対に現
れるタイミングを待ってセンスアンプをオンさせ、セル
情報を増幅する必要がある。従って、半導体記憶回路の
設計時にはこのタイミングを考慮して各部の回路設計を
行わなければならず、簡易に回路設計を行えなかった。

【０００６】

【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、情報を記憶する複数
のメモリセルと、これら各メモリセルを行方向に接続す
るワード線と、入力アドレスに応じてワード線を選択す
る行デコーダと、各メモリセルを列方向に接続するビッ
ト線とを備えた半導体記憶回路において、上記ワード線
は書き込み用ワード線と読み出し用ワード線とからな
り、上記行デコーダは書き込み時に書き込み用ワード線
を選択して駆動し読み出し時に読み出し用ワード線を選
択して駆動し、ビット線とメモリセルとの間の接続を書
き込み用ワード線の駆動状態に応じて断続する第１のト
ランジスタと、ビット線との間の接続を読み出し用ワー
ド線の駆動状態に応じて断続する第２のトランジスタ
と、この第２のトランジスタと基準電位との間の接続を
メモリセルに記憶された情報に応じて断続する第３のト
ランジスタとを備えたことを特徴とするものである。

【０００７】

【作用】読み出し時にはまずビット線に対してプリチャ
ージが行われる。引き続いて読み出し用ワード線が行デ
コーダによって駆動されると第２のトランジスタがオン
し、ビット線と第３のトランジスタとが接続される。メ
モリセルに記憶された状態に応じてこの第３のトランジ
スタがオンするとビット線は基準電位に設定され、この
基準電位が読み出し情報として出力される。また、メモ
リセルに記憶された情報に応じてこの第３のトランジス
タがオフするとビット線はプリチャージ電位に保たれ、
このプリチャージ電位が読み出し情報として出力され
る。

【０００８】書き込み時に書き込み用ワード線が行デコ
ーダによって駆動されると、第１のトランジスタがオン
してメモリセルはビット線に接続される。従って、ビッ
ト線に書き込まれた情報はこの第１のトランジスタを介
してメモリセルに記憶される。

【０００９】

【実施例】図１は本発明の一実施例によるＳＲＡＭの概
略の基本構成を示している。

【００１０】相互の入出力端が接続されたインバータ回
路１１，１２は１つのメモリセルを構成しており、この
メモリセルは行方向および列方向にマトリクス状に配置
されている。また、各行ごとに一対の書き込み用ワード
線および読み出し用ワード線が割り当てられており、各
列ごとに１本のビット線ＢＩＴが割り当てられている。
各行に割り当てられた一対のワード線はそれぞれ行デコ
ーダに接続されており、行デコーダは入力アドレスに応
じていずれかの１行を選択し、選択した行の一対のワー
ド線を駆動する。また、各ビット線ＢＩＴは列デコーダ
に接続されており、列デコーダは入力アドレスに応じて
いずれか１本のビット線ＢＩＴを選択する。選択された
ビット線ＢＩＴはデータ線に接続される。このデータ線
はＩ／Ｏ回路に接続されており、ビット線ＢＩＴはこの
Ｉ／Ｏ回路およびデータ線を介して外部回路とデータの
授受を行う。

【００１１】第１のＮチャネルＭＯＳＦＥＴ１３のゲー
トは書き込み用ワード線に接続されており、ドレインは
ビット線ＢＩＴ、ソースはメモリセルの一端に接続され
ている。この第１のＦＥＴ１３は、書き込み用ワード線
の駆動状態に応じてビット線ＢＩＴとメモリセルの一端
との間の接続をスイッチングする。第２のＮチャネルＭ
ＯＳＦＥＴ１４のゲートは読み出し用ワード線に接続さ
れており、ドレインはビット線ＢＩＴ、ソースは第３の
ＮチャネルＭＯＳＦＥＴ１５のドレインに接続されてい
る。この第２のＦＥＴ１４は、読み出し用ワード線の駆
動状態に応じてビット線ＢＩＴと第３のＦＥＴ１５との
間の接続をスイッチングする。第３のＦＥＴ１５のゲー
トはメモリセルの他端に接続されており、ドレインは第
２のＦＥＴ１４のソース、ソースは接地電位ｇｎｄに設
定されている。この第３のＦＥＴ１５はメモリセルに記
憶された情報に応じて第２のＦＥＴ１４と接地電位間の
接続をスイッチングする。

【００１２】このような構成において、メモリセルに記
憶された情報の読み出しは次のように行われる。まず、
ビット線ＢＩＴの電位がハイレベル電位にプリチャージ
された後、行デコーダによって読み出し要求のある特定
のメモリセルにつながる読み出し用ワード線が選択され
る。選択された読み出し用ワード線はハイレベル電位に
駆動される。このため、この読み出し用ワード線にゲー
トが接続された第２のＦＥＴ１４はオンし、この行にあ
る各メモリセルはそれぞれビット線ＢＩＴに接続され
る。また、列デコーダによって読み出し要求のある特定
のメモリセルにつながるビット線ＢＩＴがデータ線に接
続され、このビット線ＢＩＴがＩ／Ｏ回路につながれ
る。この結果、読み出しアドレスに応じて特定の１つの
メモリセルが選択される。その後の読み出し動作は、メ
モリセルに記憶された情報の種類に応じて以下のように
行われる。なお、この際、書き込み用ワード線は駆動さ
れていないためにローレベル電位にある。従って、第１
のＦＥＴ１３はオフ状態であり、ビット線ＢＩＴとメモ
リセルとの間のＦＥＴ１３を介する接続は断たれてい
る。

【００１３】メモリセルを構成するインバータ回路１１
の出力端にハイレベルデータ、従ってインバータ回路１
２の出力端にローレベルデータが記憶されている場合、
第３のＦＥＴ１５はオフ状態にあるため、ビット線ＢＩ
Ｔの電位はプリチャージ電位に保たれる。このため、ビ
ット線ＢＩＴの電位は変化せず、このハイレベルのプリ
チャージ電位が読み出し情報としてデータ線に出力され
る。一方、インバータ回路１１の出力端にローレベルデ
ータ、従ってインバータ回路１２の出力端にハイレベル
データが記憶されている場合、第３のＦＥＴ１５はオン
状態になる。第２のＦＥＴ１４はオンしているため、ビ
ット線ＢＩＴは接地電位に接続されることになり、プリ
チャージ電位から接地電位に変化する。従って、この接
地電位が読み出し情報としてデータ線に出力される。

【００１４】また、メモリセルへの情報書き込みは次の
ように行われる。つまり、書き込み時には、行デコーダ
により書き込みアドレスがデコードされ、アクセス要求
のある特定のメモリセルにつながる書き込み用ワード線
が選択される。選択された書き込み用ワード線はハイレ
ベル電位に駆動される。このため、この書き込み用ワー
ド線にゲートが接続された第１のＦＥＴ１３はオンし、
この行にある各メモリセルはそれぞれビット線ＢＩＴに
接続される。接続されると、第３のＦＥＴ１５のオン・
オフに応じてビット線ＢＩＴにメモリセルのデータが与
えられる。また、列デコーダによって書き込み要求のあ
る特定のメモリセルにつながるビット線ＢＩＴがデータ
線に接続され、このビット線ＢＩＴがデータ線を介して
Ｉ／Ｏ回路につながれる。従って、Ｉ／Ｏ回路に入力さ
れた書き込みデータは、データ線を介し、列デコーダに
よって特定された１本のビット線ＢＩＴに与えられる。
この結果、書き込みアドレスに応じて特定された１つの
メモリセルに情報が書き込まれる。なお、この際、読み
出し用ワード線は選択されていないためにローレベル電
位にあり、第２のＦＥＴ１４はオフ状態になっている。

【００１５】このように本実施例においては、メモリセ
ルは１本のビット線ＢＩＴを介して外部回路とデータの
授受を行う。すなわち、読み出し時には、１本のビット
線ＢＩＴは第２のＦＥＴ１４を介して第３のＦＥＴ１５
に接続され、記憶情報に従ってこの第３のＦＥＴ１５が
スイッチングすることによりメモリセルに記憶された情
報は１本のビット線ＢＩＴに出力される。また、書き込
み時には、第１のＦＥＴ１３を介してメモリセルは１本
のビット線ＢＩＴに接続され、この１本のビット線ＢＩ
Ｔに与えられた情報がメモリセルに記憶される。

【００１６】従って、読み出し時に従来のようにビット
線対に現れる微小な電位差をセンスアンプを用いて増幅
する必要はない。このため、半導体メモリチップにセン
スアンプ形成領域を設ける必要はなくなる。また、従来
のようにビット線対に十分な電位差が現れる所定タイミ
ングを待つ必要もなくなり、メモリ回路の設計時にはシ
ビアなこのタイミングを考慮することなく各部の回路設
計が行える。

【００１７】なお、第２のＦＥＴ１４および第３のＦＥ
Ｔ１５は１本のビット線ＢＩＴを駆動できる程度の能力
があればよいため、それほど大きなのトランジスタサイ
ズは必要とされない。従って、これらトランジスタが半
導体チップ上に占める面積はさほど問題にされない。

【００１８】図２は本発明の他の実施例によるＳＲＡＭ
の概略の基本構成を示している。

【００１９】本実施例による回路と上記実施例による回
路との相違点は読み出し回路の論理が異なっている点に
ある。すなわち、上記実施例では第１のＦＥＴ１３、第
２のＦＥＴ１４および第３のＦＥＴ１５はＮチャネルＭ
ＯＳＦＥＴであったが、本実施例ではＰチャネルＭＯＳ
ＦＥＴを用いて第１のＦＥＴ２３、第２のＦＥＴ２４お
よび第３のＦＥＴ２５が構成され、第３のＦＥＴ２５の
ソースが電源電圧Ｖ_ddに設定されている点が相違してい
る。従って、本実施例における読み出しおよび書き込み
動作は次のようになる。

【００２０】読み出し時には、まず、ビット線ＢＩＴの
電位がローレベル電位にプリチャージされた後、読み出
し要求のある特定のメモリセルにつながる読み出し用ワ
ード線が選択される。選択された読み出し用ワード線は
ローレベル電位に駆動される。このため、この読み出し
用ワード線にゲートが接続された第２のＦＥＴ２４はオ
ンし、この行にある各メモリセルはそれぞれビット線Ｂ
ＩＴに接続される。また、列デコーダによって読み出し
要求のある特定のメモリセルにつながるビット線ＢＩＴ
がデータ線に接続され、このビット線ＢＩＴがＩ／Ｏ回
路につながれる。この結果、読み出しアドレスに応じて
特定の１つのメモリセルが選択される。その後の読み出
し動作は、上記実施例と同様に、メモリセルに記憶され
た情報の種類に応じて以下のように行われる。なお、こ
の際、書き込み用ワード線は駆動されていないためにハ
イレベル電位にある。従って、第１のＦＥＴ２３はオフ
状態であり、ビット線ＢＩＴとメモリセルとの間のＦＥ
Ｔ２３を介する接続は断たれている。

【００２１】メモリセルを構成するインバータ回路２１
の出力端にハイレベルデータ、従ってインバータ回路２
２の出力端にローレベルデータが記憶されている場合、
第３のＦＥＴ２５はオン状態になる。第２のＦＥＴ２４
はオンしているため、ビット線ＢＩＴは電源電圧Ｖ_ddに
接続されることになり、ローレベルのプリチャージ電位
からハイレベルの電源電位に変化する。従って、この電
源電位が読み出し情報としてデータ線に出力される。一
方、インバータ回路２１の出力端にローレベルデータ、
従ってインバータ回路２２の出力端にハイレベルデータ
が記憶されている場合、第３のＦＥＴ２５はオフ状態に
なる。このため、ビット線ＢＩＴの電位はプリチャージ
電位に保たれる。このため、ビット線ＢＩＴの電位は変
化せず、このローレベルのプリチャージ電位が読み出し
情報としてデータ線に出力される。

【００２２】また、メモリセルへの情報書き込みは上記
実施例と同様に行われる。つまり、書き込み時には、ア
クセス要求のある特定のメモリセルにつながる書き込み
用ワード線が選択され、ローレベル電位に駆動される。
このため、第１のＦＥＴ２３はオンし、この行にある各
メモリセルはそれぞれビット線ＢＩＴに接続される。接
続されると、第３のＦＥＴ２５のオン・オフに応じてビ
ッド線ＢＩＴにメモリセルのデータが与えられる。ま
た、列デコーダによって特定の１本のビット線ＢＩＴが
データ線に接続される。従って、Ｉ／Ｏ回路に入力され
た書き込みデータは、データ線を介して特定の１本のビ
ット線ＢＩＴに与えられ、特定のメモリセルに情報が書
き込まれる。なお、この際、読み出し用ワード線は選択
されていないためにハイレベル電位にあり、第２のＦＥ
Ｔ２４はオフ状態になっている。

【００２３】このように本実施例においても、メモリセ
ルは１本のビット線ＢＩＴを介して外部回路とデータの
授受を行う。従って、本実施例においても上記実施例と
同様な効果が奏される。

【００２４】

【発明の効果】以上説明したように本発明によれば、メ
モリセルは１本のビット線ＢＩＴを介して外部回路とデ
ータの授受を行う。このため、半導体メモリチップにセ
ンスアンプ形成領域を設ける必要はなくなり、半導体記
憶回路の構成は単純化される。また、センスアンプタイ
ミングを考慮することなく回路各部の設計が行える。

【図面の簡単な説明】

【図１】本発明の一実施例によるＳＲＡＭの概略の基本
構成を示す回路図である。

【図２】本発明の他の実施例によるＳＲＡＭの概略の基
本構成を示す回路図である。

【図３】従来のＳＲＡＭの概略の基本構成を示す回路ブ
ロック図である。

【符号の説明】

１１，１２，２１，２２…インバータ回路、１３，１
４，１５…ＮチャネルＭＯＳＦＥＴ、２３，２４，２５
…ＰチャネルＭＯＳＦＥＴ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 情報を記憶する複数のメモリセルと、こ
   れら各メモリセルを行方向に接続するワード線と、入力
   アドレスに応じて前記ワード線を選択する行デコーダ
   と、前記各メモリセルを列方向に接続するビット線とを
   備えた半導体記憶回路において、 前記ワード線は、書き込み用ワード線と読み出し用ワー
   ド線とからなり、前記行デコーダは書き込み時に前記書
   き込み用ワード線を選択して駆動し読み出し時に前記読
   み出し用ワード線を選択して駆動し、 前記ビット線と前記メモリセルとの間の接続を前記書き
   込み用ワード線の駆動状態に応じて断続する第１のトラ
   ンジスタと、前記ビット線との間の接続を前記読み出し
   用ワード線の駆動状態に応じて断続する第２のトランジ
   スタと、この第２のトランジスタと基準電位との間の接
   続を前記メモリセルに記憶された情報に応じて断続する
   第３のトランジスタとを備えたことを特徴とする半導体
   記憶回路。
2. 【請求項２】 前記第１のトランジスタは、ゲートが書
   き込み用ワード線に接続され、ドレインまたはソースが
   ビット線に接続され、ソースまたはドレインがメモリセ
   ルの一端に接続され、 前記第２のトランジスタは、ゲートが読み出し用ワード
   線に接続され、ドレインまたはソースがビット線に接続
   され、 前記第３のトランジスタは、ゲートがメモリセルの他端
   に接続され、ドレインまたはソースが前記第２のトラン
   ジスタのソースまたはドレインおよびメモリセルの前記
   一端に接続され、ソースまたはドレインが基準電位に設
   定されていることを特徴とする請求項１記載の半導体記
   憶回路。