JPH06196643A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06196643A JPH06196643A JP4357028A JP35702892A JPH06196643A JP H06196643 A JPH06196643 A JP H06196643A JP 4357028 A JP4357028 A JP 4357028A JP 35702892 A JP35702892 A JP 35702892A JP H06196643 A JPH06196643 A JP H06196643A
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- Japan
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- mosfet
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- oxide film
- gate
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 サブスレッショルド特性の劣化を防止した上
で、ｐ型ＭＯＳＦＥＴのしきい値電圧の絶対値｜ＶTH｜
を小さくする。 【構成】 図（Ａ）に示すｐ型ＭＯＳＦＥＴは、Ｓｉ基
板１１上にｎ型ウエル１２が形成され、その上にゲート
酸化膜１４とゲート電極１６とが形成されている。ま
た、ｎ型ウエル１２内には、ｐ型ソース領域１７、ｐ--
層２０、ｐ- 層１３及びｐ型ドレイン領域１８が形成さ
れている。このように、ｐ- 層１３の下の部分をチャネ
ル領域とするメインのｐ型ＭＯＳＦＥＴと、ｐ--層２０
下の部分をチャネル領域とするゲート酸化膜１４の薄い
サブのＭＯＳＦＥＴとが直列接続された構造であり、図
（Ｂ）に示す回路で表される。左側はサブのＭＯＳＦＥ
Ｔ、右側はメインのＭＯＳＦＥＴを示しており、サブの
ＭＯＳＦＥＴのドレイン端子とメインのＭＯＳＦＥＴの
ソース端子及びゲート端子同志が接続されている。
で、ｐ型ＭＯＳＦＥＴのしきい値電圧の絶対値｜ＶTH｜
を小さくする。 【構成】 図（Ａ）に示すｐ型ＭＯＳＦＥＴは、Ｓｉ基
板１１上にｎ型ウエル１２が形成され、その上にゲート
酸化膜１４とゲート電極１６とが形成されている。ま
た、ｎ型ウエル１２内には、ｐ型ソース領域１７、ｐ--
層２０、ｐ- 層１３及びｐ型ドレイン領域１８が形成さ
れている。このように、ｐ- 層１３の下の部分をチャネ
ル領域とするメインのｐ型ＭＯＳＦＥＴと、ｐ--層２０
下の部分をチャネル領域とするゲート酸化膜１４の薄い
サブのＭＯＳＦＥＴとが直列接続された構造であり、図
（Ｂ）に示す回路で表される。左側はサブのＭＯＳＦＥ
Ｔ、右側はメインのＭＯＳＦＥＴを示しており、サブの
ＭＯＳＦＥＴのドレイン端子とメインのＭＯＳＦＥＴの
ソース端子及びゲート端子同志が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に製造さ
れたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field E
ffect Transistor) に関するものである。
れたＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field E
ffect Transistor) に関するものである。
【０００２】
【従来の技術】従来より、同一半導体基板上の複数箇所
に不純物を注入して複数のウエルを作り、それぞれのウ
エルにトランジスタを形成してＬＳＩを製造している。
特に、同一半導体基板上に異なる導電性を持つウエルを
複数設けることにより、ＣＭＯＳやＢｉＣＭＯＳを構成
することができる。
に不純物を注入して複数のウエルを作り、それぞれのウ
エルにトランジスタを形成してＬＳＩを製造している。
特に、同一半導体基板上に異なる導電性を持つウエルを
複数設けることにより、ＣＭＯＳやＢｉＣＭＯＳを構成
することができる。
【０００３】この様に、半導体基板上に設けられたＭＯ
ＳＦＥＴの例として、ｐ型のＭＯＳＦＥＴとその製造方
法を図３（Ａ）〜（Ｅ）に示す工程図と共に説明する。
まず、同図（Ａ）に示すように、Ｓｉ（シリコン）基板
１上のｐ型ＭＯＳＦＥＴを形成したい部分にＰ+ （リ
ン）をイオン注入して熱処理を行い、ｎ型ウエル２を形
成する。そして、同図（Ｂ）に示すように、このｎ型ウ
エル２にしきい値電圧ＶTH調整用のＢ+ （ボロン）をイ
オン注入して、その表面にｐ- 層３を形成する。
ＳＦＥＴの例として、ｐ型のＭＯＳＦＥＴとその製造方
法を図３（Ａ）〜（Ｅ）に示す工程図と共に説明する。
まず、同図（Ａ）に示すように、Ｓｉ（シリコン）基板
１上のｐ型ＭＯＳＦＥＴを形成したい部分にＰ+ （リ
ン）をイオン注入して熱処理を行い、ｎ型ウエル２を形
成する。そして、同図（Ｂ）に示すように、このｎ型ウ
エル２にしきい値電圧ＶTH調整用のＢ+ （ボロン）をイ
オン注入して、その表面にｐ- 層３を形成する。
【０００４】さらに、同図（Ｃ）に示すようにこのｐ-
層３上にＳｉＯ2 のゲート酸化膜４とＰ+ （リン）をド
ーブしたポリシリコン５とを成膜する。そして、同図
（Ｄ）に示すようにこのポリシリコン５を図示せぬフォ
トレジストをマスクとしてドライエッチングを行ってゲ
ート電極６を形成する。その後、同図（Ｅ）に示すよう
にこのゲート電極６をマスクとしてＢＦ2 + （フッ化ボ
ロン）をイオン注入して熱処理を行うことにより、ゲー
ト電極６の両側のｎ型ウエル２内にｐ型ソース領域７及
びｐ型ドレイン領域８を形成する。このとき、ゲート電
極６下のｐ型ソース領域７とｐ型ドレイン領域８との間
の部分がゲート領域（チャネル領域）となる。
層３上にＳｉＯ2 のゲート酸化膜４とＰ+ （リン）をド
ーブしたポリシリコン５とを成膜する。そして、同図
（Ｄ）に示すようにこのポリシリコン５を図示せぬフォ
トレジストをマスクとしてドライエッチングを行ってゲ
ート電極６を形成する。その後、同図（Ｅ）に示すよう
にこのゲート電極６をマスクとしてＢＦ2 + （フッ化ボ
ロン）をイオン注入して熱処理を行うことにより、ゲー
ト電極６の両側のｎ型ウエル２内にｐ型ソース領域７及
びｐ型ドレイン領域８を形成する。このとき、ゲート電
極６下のｐ型ソース領域７とｐ型ドレイン領域８との間
の部分がゲート領域（チャネル領域）となる。
【０００５】そして、最後に、ｐ型ソース領域７とｐ型
ドレイン領域８上に、それぞれ図示せぬソース電極、ド
レイン電極を設けることにより、このｎ型ウエル２を形
成した部分がｐ型ＭＯＳＦＥＴとなる。
ドレイン領域８上に、それぞれ図示せぬソース電極、ド
レイン電極を設けることにより、このｎ型ウエル２を形
成した部分がｐ型ＭＯＳＦＥＴとなる。
【０００６】
【発明が解決しようとする課題】通常、ＭＯＳＦＥＴの
ゲート電極は、リンを多量に添加したｎ型の多結晶シリ
コンや従来例で使用したようなｎ型のポリシリコンなど
が使用されている。そして、これらのｎ型ゲート電極が
ｎ型ＭＯＳＦＥＴに使用されているときは、ｐ型基板
（ウエル）とｎ型ゲート電極との間の仕事関数差が大き
いために、理論値よりもしきい値電圧ＶTHが低くなる。
また、従来例で説明したようなｐ型ＭＯＳＦＥＴでは、
ｎ型基板（ウエル）とｎ型ゲート電極との間の仕事関数
差が小さくなるため、しきい値電圧ＶTHは負の方向に大
きくなる。
ゲート電極は、リンを多量に添加したｎ型の多結晶シリ
コンや従来例で使用したようなｎ型のポリシリコンなど
が使用されている。そして、これらのｎ型ゲート電極が
ｎ型ＭＯＳＦＥＴに使用されているときは、ｐ型基板
（ウエル）とｎ型ゲート電極との間の仕事関数差が大き
いために、理論値よりもしきい値電圧ＶTHが低くなる。
また、従来例で説明したようなｐ型ＭＯＳＦＥＴでは、
ｎ型基板（ウエル）とｎ型ゲート電極との間の仕事関数
差が小さくなるため、しきい値電圧ＶTHは負の方向に大
きくなる。
【０００７】そして、同一基板上にｎ型ＭＯＳＦＥＴと
ｐ型ＭＯＳＦＥＴとを製造してＣＭＯＳＦＥＴなどとし
て使用する場合には、これらのしきい値電圧の絶対値｜
ＶTH｜をほぼ同じ値にする必要がある。そこで、ｎ型Ｍ
ＯＳＦＥＴのチャネル領域に基板（ウエル）と同じ導電
型（ｐ型）の不純物を導入して、しきい値電圧ＶTHを高
くすると共に、ｐ型ＭＯＳＦＥＴのチャネル領域に基板
（ウエル）と逆の導電型（ｐ型）の不純物を導入して、
しきい値電圧の絶対値｜ＶTH｜を小さくすることによ
り、これらのしきい値電圧の絶対値｜ＶTH｜をほぼ同じ
値にしていた。（上記実施例では、図３（Ｂ）の工程に
おいて、Ｂ+ を注入してしきい値電圧ＶTH調整用のｐ-
層３を形成することにより、しきい値電圧の絶対値｜Ｖ
TH｜を小さくしている。）
ｐ型ＭＯＳＦＥＴとを製造してＣＭＯＳＦＥＴなどとし
て使用する場合には、これらのしきい値電圧の絶対値｜
ＶTH｜をほぼ同じ値にする必要がある。そこで、ｎ型Ｍ
ＯＳＦＥＴのチャネル領域に基板（ウエル）と同じ導電
型（ｐ型）の不純物を導入して、しきい値電圧ＶTHを高
くすると共に、ｐ型ＭＯＳＦＥＴのチャネル領域に基板
（ウエル）と逆の導電型（ｐ型）の不純物を導入して、
しきい値電圧の絶対値｜ＶTH｜を小さくすることによ
り、これらのしきい値電圧の絶対値｜ＶTH｜をほぼ同じ
値にしていた。（上記実施例では、図３（Ｂ）の工程に
おいて、Ｂ+ を注入してしきい値電圧ＶTH調整用のｐ-
層３を形成することにより、しきい値電圧の絶対値｜Ｖ
TH｜を小さくしている。）
【０００８】ところで、近年、ＬＳＩの微細化、高速化
や低消費電力にすることが望まれており、ＭＯＳＦＥＴ
の駆動電圧も低電圧にすることが好ましい。そして、低
電圧駆動するためには、しきい値電圧の絶対値｜ＶTH｜
を小さくすることが望ましい。ところが、従来例のよう
にｐ型ＭＯＳＦＥＴのチャネル領域にｐ型の不純物を導
入して、しきい値電圧の絶対値｜ＶTH｜を小さくしよう
すると、チャネル領域の表面に形成されるｐ- 層３とｎ
型ウエル２との間にｐ−ｎ接合が形成されるのでポテン
シャルが最少となる位置がｐ−ｎ接合面よりも下のｎ型
ウエル２内部に生じて、埋込みチャネル型のデバイスと
なる。これは、チャネル領域の表面近くでポテンシャル
が最少となる表面チャネル型のデバイスのｎ型ＭＯＳＦ
ＥＴに比べて、ゲート電圧の影響が小さくなると共に、
ドレイン電圧の影響が大きくなるので、短チャネル効果
が生じてくる。そして、この短チャネル効果に伴って、
しきい値電圧の絶対値｜ＶTH｜は小さくなるが、サブス
レッショルド特性の劣化、パンチスルー耐圧の低下など
が問題となっていた。そこで本発明は、サブスレッショ
ルド特性の劣化を防止した上で、ｐ型ＭＯＳＦＥＴのし
きい値電圧の絶対値｜ＶTH｜を小さくすることを目的と
する。
や低消費電力にすることが望まれており、ＭＯＳＦＥＴ
の駆動電圧も低電圧にすることが好ましい。そして、低
電圧駆動するためには、しきい値電圧の絶対値｜ＶTH｜
を小さくすることが望ましい。ところが、従来例のよう
にｐ型ＭＯＳＦＥＴのチャネル領域にｐ型の不純物を導
入して、しきい値電圧の絶対値｜ＶTH｜を小さくしよう
すると、チャネル領域の表面に形成されるｐ- 層３とｎ
型ウエル２との間にｐ−ｎ接合が形成されるのでポテン
シャルが最少となる位置がｐ−ｎ接合面よりも下のｎ型
ウエル２内部に生じて、埋込みチャネル型のデバイスと
なる。これは、チャネル領域の表面近くでポテンシャル
が最少となる表面チャネル型のデバイスのｎ型ＭＯＳＦ
ＥＴに比べて、ゲート電圧の影響が小さくなると共に、
ドレイン電圧の影響が大きくなるので、短チャネル効果
が生じてくる。そして、この短チャネル効果に伴って、
しきい値電圧の絶対値｜ＶTH｜は小さくなるが、サブス
レッショルド特性の劣化、パンチスルー耐圧の低下など
が問題となっていた。そこで本発明は、サブスレッショ
ルド特性の劣化を防止した上で、ｐ型ＭＯＳＦＥＴのし
きい値電圧の絶対値｜ＶTH｜を小さくすることを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の手段として、半導体基板に不純物を注入して形成され
たｎ型ウエル内にソース領域及びドレイン領域を形成し
てなるｐ型ＭＯＳＦＥＴを有する半導体装置において、
このｐ型ＭＯＳＦＥＴの前記ソース領域側に形成される
ゲート酸化膜の厚さが薄いサブのＭＯＳＦＥＴとして働
作する部分と、主として動作するメインのＭＯＳＦＥＴ
部分とが直列に接続されていることを特徴とする半導体
装置を提供しようとするものである。
の手段として、半導体基板に不純物を注入して形成され
たｎ型ウエル内にソース領域及びドレイン領域を形成し
てなるｐ型ＭＯＳＦＥＴを有する半導体装置において、
このｐ型ＭＯＳＦＥＴの前記ソース領域側に形成される
ゲート酸化膜の厚さが薄いサブのＭＯＳＦＥＴとして働
作する部分と、主として動作するメインのＭＯＳＦＥＴ
部分とが直列に接続されていることを特徴とする半導体
装置を提供しようとするものである。
【００１０】
【実施例】本発明の半導体装置の一実施例を図面と共に
説明する。図１（Ａ）は本発明の半導体装置の一実施例
であるｐ型ＭＯＳＦＥＴを示す構成図であり、Ｓｉ（シ
リコン）基板１１上にｎ型ウエル１２が形成されてお
り、その上にゲート酸化膜１４とゲート電極１６とが形
成されている。また、ｎ型ウエル１２内には、ｐ型ソー
ス領域１７、ｐ--層２０、ｐ- 層１３及びｐ型ドレイン
領域１８が形成されている。そして、ゲート電極１６下
以外のゲート酸化膜１４の厚さは、通常よりも薄くなっ
ている。
説明する。図１（Ａ）は本発明の半導体装置の一実施例
であるｐ型ＭＯＳＦＥＴを示す構成図であり、Ｓｉ（シ
リコン）基板１１上にｎ型ウエル１２が形成されてお
り、その上にゲート酸化膜１４とゲート電極１６とが形
成されている。また、ｎ型ウエル１２内には、ｐ型ソー
ス領域１７、ｐ--層２０、ｐ- 層１３及びｐ型ドレイン
領域１８が形成されている。そして、ゲート電極１６下
以外のゲート酸化膜１４の厚さは、通常よりも薄くなっ
ている。
【００１１】このような構造のｐ型ＭＯＳＦＥＴは、ｐ
- 層１３の下の部分をチャネル領域とするメインのｐ型
ＭＯＳＦＥＴと、ｐ--層２０下の部分をチャネル領域と
するサブのＭＯＳＦＥＴとが直列接続された構造であ
り、図１（Ｂ）に示す回路で表される。同図において、
左側はサブのＭＯＳＦＥＴ、右側はメインのＭＯＳＦＥ
Ｔを示しており、サブのＭＯＳＦＥＴのドレイン端子
は、メインのＭＯＳＦＥＴのソース端子と接続されてお
り、さらに、ゲート端子同志が接続されて共通のゲート
電圧が供給される構成となっている。
- 層１３の下の部分をチャネル領域とするメインのｐ型
ＭＯＳＦＥＴと、ｐ--層２０下の部分をチャネル領域と
するサブのＭＯＳＦＥＴとが直列接続された構造であ
り、図１（Ｂ）に示す回路で表される。同図において、
左側はサブのＭＯＳＦＥＴ、右側はメインのＭＯＳＦＥ
Ｔを示しており、サブのＭＯＳＦＥＴのドレイン端子
は、メインのＭＯＳＦＥＴのソース端子と接続されてお
り、さらに、ゲート端子同志が接続されて共通のゲート
電圧が供給される構成となっている。
【００１２】ところで、しきい値電圧ＶTHを設定すると
きに考慮しなければならないものにサブスレッショルド
電流がある。そして、このサブスレッショルド電流特性
を表すものにサブスレッショルド係数Ｓがあり、数１で
表される。
きに考慮しなければならないものにサブスレッショルド
電流がある。そして、このサブスレッショルド電流特性
を表すものにサブスレッショルド係数Ｓがあり、数１で
表される。
【００１３】
【数１】
【００１４】ゲート酸化膜１４の厚さが薄くなるとゲー
ト酸化膜１４の容量Ｃoxが大きくなるので、数１より、
サブスレッショルド係数Ｓは小さくなる。その結果、サ
ブスレッショルド電流特性を示すゲート電圧ＶG （横
軸：ＶG ）−ドレイン電流ＩD（縦軸：log ＩD ）のグ
ラフの傾きが大きくなるので、サブスレッショルド電流
の流れるゲート電圧ＶG の範囲が少なくなり、しきい値
電圧ＶTHを小さく設定することが可能となる。ところ
が、ＭＯＳＦＥＴのゲート酸化膜の厚さを薄くすると、
ゲート電圧耐圧が悪くなり、基板にリーク電流が流れた
りするので、それらの対策なしにゲート酸化膜を薄くす
ることはできない。
ト酸化膜１４の容量Ｃoxが大きくなるので、数１より、
サブスレッショルド係数Ｓは小さくなる。その結果、サ
ブスレッショルド電流特性を示すゲート電圧ＶG （横
軸：ＶG ）−ドレイン電流ＩD（縦軸：log ＩD ）のグ
ラフの傾きが大きくなるので、サブスレッショルド電流
の流れるゲート電圧ＶG の範囲が少なくなり、しきい値
電圧ＶTHを小さく設定することが可能となる。ところ
が、ＭＯＳＦＥＴのゲート酸化膜の厚さを薄くすると、
ゲート電圧耐圧が悪くなり、基板にリーク電流が流れた
りするので、それらの対策なしにゲート酸化膜を薄くす
ることはできない。
【００１５】そこで、本発明は、サブのＭＯＳＦＥＴと
なる部分のゲート酸化膜１４だけ薄くし、メインのＭＯ
ＳＦＥＴのゲート酸化膜１４の厚さは通常のままとする
ことにより、ゲート電圧耐圧などの悪化を防止してい
る。そして、ゲート酸化膜１４の厚さが薄いサブのＭＯ
ＳＦＥＴとメインのＭＯＳＦＥＴとが直列接続されてい
るので、ゲート電圧の値が、メインのＭＯＳＦＥＴ単独
ではサブスレッショルド電流が多く流れてしまうような
値であっても、サブのＭＯＳＦＥＴにサブスレッショル
ド電流が流れない値であれば、ここで遮断されるので、
メインのｐ型ＭＯＳＦＥＴにもサブスレッショルド電流
が流れないことになる。したがって、ｐ- 層１３に注入
する不純物量を増加させて、しきい値電圧ＶTHの値をこ
の様な従来よりも低い値に設定することができる。
なる部分のゲート酸化膜１４だけ薄くし、メインのＭＯ
ＳＦＥＴのゲート酸化膜１４の厚さは通常のままとする
ことにより、ゲート電圧耐圧などの悪化を防止してい
る。そして、ゲート酸化膜１４の厚さが薄いサブのＭＯ
ＳＦＥＴとメインのＭＯＳＦＥＴとが直列接続されてい
るので、ゲート電圧の値が、メインのＭＯＳＦＥＴ単独
ではサブスレッショルド電流が多く流れてしまうような
値であっても、サブのＭＯＳＦＥＴにサブスレッショル
ド電流が流れない値であれば、ここで遮断されるので、
メインのｐ型ＭＯＳＦＥＴにもサブスレッショルド電流
が流れないことになる。したがって、ｐ- 層１３に注入
する不純物量を増加させて、しきい値電圧ＶTHの値をこ
の様な従来よりも低い値に設定することができる。
【００１６】次に、上記したｐ型ＭＯＳＦＥＴの製造方
法を図２（Ａ）〜（Ｇ）と共に説明する。まず、同図
（Ａ）に示すようにＳｉ（シリコン）基板１１上のｐ型
ＭＯＳＦＥＴを形成したい部分にＰ+ （リン）をイオン
注入して熱処理を行い、ｎ型ウエル１２を形成する。そ
して、同図（Ｂ）に示すようにこのｎ型ウエル１２にし
きい値電圧ＶTH調整用のＢ+ （ボロン）をイオン注入し
てその表面にｐ- 層１３を形成する。
法を図２（Ａ）〜（Ｇ）と共に説明する。まず、同図
（Ａ）に示すようにＳｉ（シリコン）基板１１上のｐ型
ＭＯＳＦＥＴを形成したい部分にＰ+ （リン）をイオン
注入して熱処理を行い、ｎ型ウエル１２を形成する。そ
して、同図（Ｂ）に示すようにこのｎ型ウエル１２にし
きい値電圧ＶTH調整用のＢ+ （ボロン）をイオン注入し
てその表面にｐ- 層１３を形成する。
【００１７】さらに、同図（Ｃ）に示すようにこのｐ-
層１３上にＳｉＯ2 のゲート酸化膜１４とＰ+ （リン）
をドーブしたポリシリコン１５とを成膜する。そして、
同図（Ｄ）に示すようにこのポリシリコン１５を図示せ
ぬフォトレジストをマスクとして（Ｃｌ2 ＋ＣＨＣｌ3
＋Ｎ2 ）混合ガスを用いたドライエッチングを行ってゲ
ート電極１６を形成する。このとき、エッチング時間を
通常よりも長くしてゲート酸化膜１４の表面のエッチン
グも行って、ゲート電極１６の下以外のゲート酸化膜１
４を薄くする。なお、このゲート酸化膜１４の膜厚は、
エッチング時間を制御することにより行うことができ
る。
層１３上にＳｉＯ2 のゲート酸化膜１４とＰ+ （リン）
をドーブしたポリシリコン１５とを成膜する。そして、
同図（Ｄ）に示すようにこのポリシリコン１５を図示せ
ぬフォトレジストをマスクとして（Ｃｌ2 ＋ＣＨＣｌ3
＋Ｎ2 ）混合ガスを用いたドライエッチングを行ってゲ
ート電極１６を形成する。このとき、エッチング時間を
通常よりも長くしてゲート酸化膜１４の表面のエッチン
グも行って、ゲート電極１６の下以外のゲート酸化膜１
４を薄くする。なお、このゲート酸化膜１４の膜厚は、
エッチング時間を制御することにより行うことができ
る。
【００１８】その後、同図（Ｅ）に示すようにドレイン
領域を形成する部分にレジスト２１を設けてから、Ｐ+
をソース領域となる部分のｐ- 層１３内にイオン注入し
て熱処理を行い、ｐ--層２０を形成する。このｐ--層２
０は、ゲート酸化膜１４を薄くしたために、この部分に
形成するサブのＭＯＳＦＥＴのしきい値電圧の絶対値｜
ＶTH｜がメインのＭＯＳＦＥＴよりも小さくなってしま
うのを防止するために、この部分のしきい値電圧ＶTHを
調整するものである。そして、レジスト２１を除去した
後、リンドープポリシリコンを成膜し、このポリシリコ
ンをＲＩＥ（Reactive Ion Etching）によりエッチング
して、同図（Ｆ）に示すようＵポリシリコンのサイドス
ペーサ２２を形成する。なお、このエッチングは、ゲー
ト酸化膜１４の表面に達した時点で停止させることによ
り、図に示すようなサイドスペーサ２２を形成すること
ができる。
領域を形成する部分にレジスト２１を設けてから、Ｐ+
をソース領域となる部分のｐ- 層１３内にイオン注入し
て熱処理を行い、ｐ--層２０を形成する。このｐ--層２
０は、ゲート酸化膜１４を薄くしたために、この部分に
形成するサブのＭＯＳＦＥＴのしきい値電圧の絶対値｜
ＶTH｜がメインのＭＯＳＦＥＴよりも小さくなってしま
うのを防止するために、この部分のしきい値電圧ＶTHを
調整するものである。そして、レジスト２１を除去した
後、リンドープポリシリコンを成膜し、このポリシリコ
ンをＲＩＥ（Reactive Ion Etching）によりエッチング
して、同図（Ｆ）に示すようＵポリシリコンのサイドス
ペーサ２２を形成する。なお、このエッチングは、ゲー
ト酸化膜１４の表面に達した時点で停止させることによ
り、図に示すようなサイドスペーサ２２を形成すること
ができる。
【００１９】さらに、ゲート電極１６及びそのサイドス
ペーサ２２をマスクとしてＢＦ2 +（フッ化ボロン）を
イオン注入して熱処理を行うことにより、ゲート電極１
６の両側のｎ型ウエル１２内にｐ型ソース領域１７及び
ｐ型ドレイン領域１８を形成する。このとき、ｐ型ソー
ス領域１７側のサイドスペーサ２２の下の部分は、ｐ--
層２０が残り、さらにその下がサブのＭＯＳＦＥＴのゲ
ート領域（チャネル領域）となる。最後に、ｐ型ソース
領域１７とｐ型ドレイン領域１８上に、それぞれ図示せ
ぬソース電極、ドレイン電極を設けることにより、この
ｎ型ウエル１２を形成した部分にｐ型ＭＯＳＦＥＴを製
造することができる。
ペーサ２２をマスクとしてＢＦ2 +（フッ化ボロン）を
イオン注入して熱処理を行うことにより、ゲート電極１
６の両側のｎ型ウエル１２内にｐ型ソース領域１７及び
ｐ型ドレイン領域１８を形成する。このとき、ｐ型ソー
ス領域１７側のサイドスペーサ２２の下の部分は、ｐ--
層２０が残り、さらにその下がサブのＭＯＳＦＥＴのゲ
ート領域（チャネル領域）となる。最後に、ｐ型ソース
領域１７とｐ型ドレイン領域１８上に、それぞれ図示せ
ぬソース電極、ドレイン電極を設けることにより、この
ｎ型ウエル１２を形成した部分にｐ型ＭＯＳＦＥＴを製
造することができる。
【００２０】
【発明の効果】本発明の半導体装置は、ソース領域側に
形成されるゲート酸化膜の厚さが薄いサブのＭＯＳＦＥ
Ｔとして働作する部分と、主として動作するメインのＭ
ＯＳＦＥＴ部分とが直列に接続されているｐ型ＭＯＳＦ
ＥＴを有しているので、このｐ型ＭＯＳＦＥＴのサブス
レッショルド電流を小さくしたまましきい値電圧の絶対
値｜ＶTH｜を小さくすることができる。その結果、微細
化して電源電圧を小さくしても、高速動作が可能となる
という効果がある。
形成されるゲート酸化膜の厚さが薄いサブのＭＯＳＦＥ
Ｔとして働作する部分と、主として動作するメインのＭ
ＯＳＦＥＴ部分とが直列に接続されているｐ型ＭＯＳＦ
ＥＴを有しているので、このｐ型ＭＯＳＦＥＴのサブス
レッショルド電流を小さくしたまましきい値電圧の絶対
値｜ＶTH｜を小さくすることができる。その結果、微細
化して電源電圧を小さくしても、高速動作が可能となる
という効果がある。
【図１】（Ａ）は本発明の半導体装置の一実施例を示す
構成図、（Ｂ）はその回路図である。
構成図、（Ｂ）はその回路図である。
【図２】（Ａ）〜（Ｇ）は本発明の半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
【図３】（Ａ）〜（Ｅ）は従来例の製造方法を示す工程
図である。
図である。
１，１１ Ｓｉ（シリコン）基板 ２，１２ ｎ型ウエル ３，１３ ｐ- 層 ４，１４ ゲート酸化膜 ５，１５ ポリシリコン ６，１６ ゲート電極 ７，１７ ｐ型ソース領域 ８，１８ ｐ型ドレイン領域 ２０ ｐ--層 ２１ レジスト ２２ サイドスペーサ
Claims (1)
- 【請求項１】半導体基板に不純物を注入して形成された
ｎ型ウエル内にソース領域及びドレイン領域を形成して
なるｐ型ＭＯＳＦＥＴを有する半導体装置において、 このｐ型ＭＯＳＦＥＴの前記ソース領域側に形成される
ゲート酸化膜の厚さが薄いサブのＭＯＳＦＥＴとして働
作する部分と、主として動作するメインのＭＯＳＦＥＴ
部分とが直列に接続されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357028A JPH06196643A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4357028A JPH06196643A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196643A true JPH06196643A (ja) | 1994-07-15 |
Family
ID=18452014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4357028A Pending JPH06196643A (ja) | 1992-12-22 | 1992-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2012134284A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2012169433A (ja) * | 2011-02-14 | 2012-09-06 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-12-22 JP JP4357028A patent/JPH06196643A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| JP2012134284A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2012169433A (ja) * | 2011-02-14 | 2012-09-06 | Toshiba Corp | 半導体装置 |
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