JPH06196985A - パルス幅拡張回路 - Google Patents
パルス幅拡張回路Info
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- JPH06196985A JPH06196985A JP43A JP35792792A JPH06196985A JP H06196985 A JPH06196985 A JP H06196985A JP 43 A JP43 A JP 43A JP 35792792 A JP35792792 A JP 35792792A JP H06196985 A JPH06196985 A JP H06196985A
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- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 少ない素子で、フリップフロップを動作させ
るのに必要な最小パルス幅をもつ出力信号を発生できる
ようにしたパルス幅拡張回路を提供する。 【構成】 回路入力端子１と、一方の入力端に前記回路
入力端子１を接続したＲ・Ｓラッチ２と、クロック入力
端に前記Ｒ・Ｓラッチ２の出力端を接続しＤ入力端を一
定レベルに固定すると共に出力端を前記Ｒ・Ｓラッチ２
の他方の入力端に接続したＤタイプフリップフロップ３
と、前記Ｒ・Ｓラッチ２の出力信号と前記Ｄタイプフリ
ップフロップ３の出力信号により前記Ｄタイプフリップ
フロップ３のリセット信号を形成する制御回路４と、前
記Ｄタイプフリップフロップ３の出力端を接続した回路
出力端子５とでパルス幅拡張回路を構成する。
るのに必要な最小パルス幅をもつ出力信号を発生できる
ようにしたパルス幅拡張回路を提供する。 【構成】 回路入力端子１と、一方の入力端に前記回路
入力端子１を接続したＲ・Ｓラッチ２と、クロック入力
端に前記Ｒ・Ｓラッチ２の出力端を接続しＤ入力端を一
定レベルに固定すると共に出力端を前記Ｒ・Ｓラッチ２
の他方の入力端に接続したＤタイプフリップフロップ３
と、前記Ｒ・Ｓラッチ２の出力信号と前記Ｄタイプフリ
ップフロップ３の出力信号により前記Ｄタイプフリップ
フロップ３のリセット信号を形成する制御回路４と、前
記Ｄタイプフリップフロップ３の出力端を接続した回路
出力端子５とでパルス幅拡張回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、微分回路等により発
生した微分パルスから、Ｄタイプフリップフロップが動
作可能なパルス幅をもつ信号を発生させるパルス幅拡張
回路に関する。
生した微分パルスから、Ｄタイプフリップフロップが動
作可能なパルス幅をもつ信号を発生させるパルス幅拡張
回路に関する。
【０００２】
【従来の技術】従来、ある入力トリガ信号より微分回路
を通して得られる微分パルスにより、Ｄタイプフリップ
フロップ等のファンクションを動作させる場合、その微
分パルスの幅は、フリップフロップの各ファンクション
を動作させるのに必要なパルス幅を確保しなければなら
ない。
を通して得られる微分パルスにより、Ｄタイプフリップ
フロップ等のファンクションを動作させる場合、その微
分パルスの幅は、フリップフロップの各ファンクション
を動作させるのに必要なパルス幅を確保しなければなら
ない。
【０００３】集積回路においては、このため、図４に示
すように微分回路を構成するＮＯＴ素子101 を多数使用
することにより、十分な幅をもつパルスをＡＮＤ素子10
2 を介して出力するように構成するか、更にＮＯＴ素子
列のある出力ノードに、図において（ ）で示すように
容量素子103 を付加し、十分な幅をもつパルスを出力す
るように構成するのが一般的である。なお、図４におい
て、104 は入力信号ＩＮの入力端子、105 は出力信号Ｏ
ＵＴの出力端子、ａはＮＯＴ素子列の出力ノードを示し
ている。また、図５は、図４に示したパルス幅拡張回路
の動作を示すタイミングチャートである。
すように微分回路を構成するＮＯＴ素子101 を多数使用
することにより、十分な幅をもつパルスをＡＮＤ素子10
2 を介して出力するように構成するか、更にＮＯＴ素子
列のある出力ノードに、図において（ ）で示すように
容量素子103 を付加し、十分な幅をもつパルスを出力す
るように構成するのが一般的である。なお、図４におい
て、104 は入力信号ＩＮの入力端子、105 は出力信号Ｏ
ＵＴの出力端子、ａはＮＯＴ素子列の出力ノードを示し
ている。また、図５は、図４に示したパルス幅拡張回路
の動作を示すタイミングチャートである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
パルス幅拡張回路においては、集積回路内において使用
されるＮＯＴ素子列は、素子の微細化，高速化が進む
と、十分な段数を確保するために増大し、冗長素子によ
る面積の増大を招くこととなる。
パルス幅拡張回路においては、集積回路内において使用
されるＮＯＴ素子列は、素子の微細化，高速化が進む
と、十分な段数を確保するために増大し、冗長素子によ
る面積の増大を招くこととなる。
【０００５】本発明は、従来のパルス幅拡張回路におけ
る上記問題点を解消するためになされたもので、少ない
素子でフリップフロップを動作させるのに必要な最小パ
ルス幅をもつ出力信号を発生できるようにしたパルス幅
拡張回路を提供することを目的とする。
る上記問題点を解消するためになされたもので、少ない
素子でフリップフロップを動作させるのに必要な最小パ
ルス幅をもつ出力信号を発生できるようにしたパルス幅
拡張回路を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、回
路入力端子１と、一方の入力端に前記回路入力端子１を
接続したＲ・Ｓラッチ２と、クロック入力端に前記Ｒ・
Ｓラッチ２の出力端を接続しＤ入力端を一定レベルに固
定すると共に出力端を前記Ｒ・Ｓラッチ２の他方の入力
端に接続したＤタイプフリップフロップ３と、前記Ｒ・
Ｓラッチ２の出力信号と前記Ｄタイプフリップフロップ
３の出力信号により前記Ｄタイプフリップフロップ３の
リセット信号を形成する制御回路４と、前記Ｄタイプフ
リップフロップ３の出力端を接続した回路出力端子５と
でパルス幅拡張回路を構成するものである。
決するため、本発明は、図１の概念図に示すように、回
路入力端子１と、一方の入力端に前記回路入力端子１を
接続したＲ・Ｓラッチ２と、クロック入力端に前記Ｒ・
Ｓラッチ２の出力端を接続しＤ入力端を一定レベルに固
定すると共に出力端を前記Ｒ・Ｓラッチ２の他方の入力
端に接続したＤタイプフリップフロップ３と、前記Ｒ・
Ｓラッチ２の出力信号と前記Ｄタイプフリップフロップ
３の出力信号により前記Ｄタイプフリップフロップ３の
リセット信号を形成する制御回路４と、前記Ｄタイプフ
リップフロップ３の出力端を接続した回路出力端子５と
でパルス幅拡張回路を構成するものである。
【０００７】このように構成したパルス幅拡張回路にお
いて、微分回路等より発生したパルスが入力端子１に印
加されると、Ｒ・Ｓラッチ２へ入力され、これによりＲ
・Ｓラッチ２はセットされて、その出力信号はＤタイプ
フリップフロップ３のクロック入力端へ印加される。こ
れによりＤタイプフリップフロップ３の出力が変化する
と同時にＲ・Ｓラッチ２をリセットする。このＲ・Ｓラ
ッチ２の出力信号とＤタイプフリップフロップ３の出力
信号により、制御回路４はＤタイプフリップフロップ３
のリセット信号を発生し、Ｄタイプフリップフロップ３
をリセットさせる。これによりＤタイプフリップフロッ
プ３の出力端に接続された出力端子５からは、一定の幅
のパルスが発生するが、そのパルス幅は、Ｄタイプフリ
ップフロップ３が動作して得られたものであるため、必
要なパルス幅が確保できる。
いて、微分回路等より発生したパルスが入力端子１に印
加されると、Ｒ・Ｓラッチ２へ入力され、これによりＲ
・Ｓラッチ２はセットされて、その出力信号はＤタイプ
フリップフロップ３のクロック入力端へ印加される。こ
れによりＤタイプフリップフロップ３の出力が変化する
と同時にＲ・Ｓラッチ２をリセットする。このＲ・Ｓラ
ッチ２の出力信号とＤタイプフリップフロップ３の出力
信号により、制御回路４はＤタイプフリップフロップ３
のリセット信号を発生し、Ｄタイプフリップフロップ３
をリセットさせる。これによりＤタイプフリップフロッ
プ３の出力端に接続された出力端子５からは、一定の幅
のパルスが発生するが、そのパルス幅は、Ｄタイプフリ
ップフロップ３が動作して得られたものであるため、必
要なパルス幅が確保できる。
【０００８】
【実施例】次に実施例について説明する。図２は、本発
明に係るパルス幅拡張回路の具体的な実施例を示すブロ
ック構成図である。図において、11は回路へ印加する信
号の入力端子、12は回路の出力端子、13，14は２入力Ｎ
ＡＮＤ素子、15，16は２入力ＯＲ素子、17はＤタイプフ
リップフロップである。そして入力端子11は、２入力Ｎ
ＡＮＤ素子13の一方の入力端へ接続され、２入力ＮＡＮ
Ｄ素子13の出力端はノードａとして、２入力ＮＡＮＤ素
子14の一方の入力端へ接続し、２入力ＮＡＮＤ素子14の
出力端は２入力ＮＡＮＤ素子13の他方の入力端に接続
し、これらの２入力ＮＡＮＤ素子13，14によりＲ・Ｓラ
ッチを構成している。
明に係るパルス幅拡張回路の具体的な実施例を示すブロ
ック構成図である。図において、11は回路へ印加する信
号の入力端子、12は回路の出力端子、13，14は２入力Ｎ
ＡＮＤ素子、15，16は２入力ＯＲ素子、17はＤタイプフ
リップフロップである。そして入力端子11は、２入力Ｎ
ＡＮＤ素子13の一方の入力端へ接続され、２入力ＮＡＮ
Ｄ素子13の出力端はノードａとして、２入力ＮＡＮＤ素
子14の一方の入力端へ接続し、２入力ＮＡＮＤ素子14の
出力端は２入力ＮＡＮＤ素子13の他方の入力端に接続
し、これらの２入力ＮＡＮＤ素子13，14によりＲ・Ｓラ
ッチを構成している。
【０００９】このＲ・Ｓラッチの出力ノードａは、更に
Ｄタイプフリップフロップ17のクロック入力端子ＣＫ及
び２入力ＯＲ素子15，16の一方の入力端へ接続し、２入
力ＯＲ素子15の出力ノードｃはＤタイプフリップフロッ
プ17のリセット端子Ｒへ接続している。またＤタイプフ
リップフロップ17のＤ入力端子は電源電圧ＶDDレベルに
固定され、その反転出力／Ｑは２入力ＯＲ素子15の他方
の入力端及び２入力ＮＡＮＤ素子14の他方の入力端へ接
続している。更に、Ｄタイプフリップフロップ17のＱ出
力（ノードｂ）は、２入力ＯＲ素子16の他方の入力端に
接続し、２入力ＯＲ素子16の出力端が出力端子12に接続
され、パルス幅拡張回路を構成している。
Ｄタイプフリップフロップ17のクロック入力端子ＣＫ及
び２入力ＯＲ素子15，16の一方の入力端へ接続し、２入
力ＯＲ素子15の出力ノードｃはＤタイプフリップフロッ
プ17のリセット端子Ｒへ接続している。またＤタイプフ
リップフロップ17のＤ入力端子は電源電圧ＶDDレベルに
固定され、その反転出力／Ｑは２入力ＯＲ素子15の他方
の入力端及び２入力ＮＡＮＤ素子14の他方の入力端へ接
続している。更に、Ｄタイプフリップフロップ17のＱ出
力（ノードｂ）は、２入力ＯＲ素子16の他方の入力端に
接続し、２入力ＯＲ素子16の出力端が出力端子12に接続
され、パルス幅拡張回路を構成している。
【００１０】この実施例は、入力端子11に“Ｌ”レベル
の微分パルスを印加した場合に、出力端子12より“Ｈ”
レベルのパルスを出力するように構成したものであり、
次に、その動作を図３に示したタイミングチャートに基
づいて説明する。説明のため、初期状態として、入力信
号ＩＮは“Ｈ”レベル、出力信号ＯＵＴは“Ｌ”レベ
ル、Ｒ・Ｓラッチ及びＤタイプフリップフロップ17はリ
セット状態、すなわちノードａは“Ｌ”レベル、ノード
ｂは“Ｌ”レベルとする。このため、Ｄタイプフリップ
フロップ17の反転出力／Ｑは“Ｈ”レベルとなるので、
ノードｃは“Ｈ”レベルとなる。
の微分パルスを印加した場合に、出力端子12より“Ｈ”
レベルのパルスを出力するように構成したものであり、
次に、その動作を図３に示したタイミングチャートに基
づいて説明する。説明のため、初期状態として、入力信
号ＩＮは“Ｈ”レベル、出力信号ＯＵＴは“Ｌ”レベ
ル、Ｒ・Ｓラッチ及びＤタイプフリップフロップ17はリ
セット状態、すなわちノードａは“Ｌ”レベル、ノード
ｂは“Ｌ”レベルとする。このため、Ｄタイプフリップ
フロップ17の反転出力／Ｑは“Ｈ”レベルとなるので、
ノードｃは“Ｈ”レベルとなる。
【００１１】この状態で、入力信号ＩＮが時刻ｔ0 で
“Ｌ”レベルとなると、Ｒ・Ｓラッチは状態を反転し、
出力ノードａは２入力ＮＡＮＤ素子13の遅延により、時
刻ｔ1で“Ｈ”レベルとなる。この出力ノードａの信号
は２入力ＯＲ素子16に印加されるので、その２入力ＯＲ
素子16の遅延により時刻ｔ2 で出力端子12へは“Ｈ”レ
ベルの出力信号ＯＵＴが現れると同時に、ノードａはＤ
タイプフリップフロップ17のクロック入力端子ＣＫへ接
続されているため、時刻ｔ3 でノードｂは“Ｈ”レベル
となる。これは同時にＤタイプフリップフロップ17の反
転出力／Ｑが“Ｌ”レベルになることを意味するので、
この反転出力／Ｑの“Ｌ”レベルが２入力ＯＲ素子15及
び２入力ＮＡＮＤ素子14へ印加される。このとき、ノー
ドａは“Ｈ”レベルなので、２入力ＯＲ素子15の出力は
未だ“Ｈ”レベルのままであり、Ｄタイプフリップフロ
ップ17はその状態を保持する。ところが、２入力ＮＡＮ
Ｄ素子14へ印加される“Ｌ”レベルの信号により、ノー
ドａは２入力ＮＡＮＤ素子14及び13の遅延分だけ遅れ、
時刻ｔ4 で“Ｌ”レベルとなる。
“Ｌ”レベルとなると、Ｒ・Ｓラッチは状態を反転し、
出力ノードａは２入力ＮＡＮＤ素子13の遅延により、時
刻ｔ1で“Ｈ”レベルとなる。この出力ノードａの信号
は２入力ＯＲ素子16に印加されるので、その２入力ＯＲ
素子16の遅延により時刻ｔ2 で出力端子12へは“Ｈ”レ
ベルの出力信号ＯＵＴが現れると同時に、ノードａはＤ
タイプフリップフロップ17のクロック入力端子ＣＫへ接
続されているため、時刻ｔ3 でノードｂは“Ｈ”レベル
となる。これは同時にＤタイプフリップフロップ17の反
転出力／Ｑが“Ｌ”レベルになることを意味するので、
この反転出力／Ｑの“Ｌ”レベルが２入力ＯＲ素子15及
び２入力ＮＡＮＤ素子14へ印加される。このとき、ノー
ドａは“Ｈ”レベルなので、２入力ＯＲ素子15の出力は
未だ“Ｈ”レベルのままであり、Ｄタイプフリップフロ
ップ17はその状態を保持する。ところが、２入力ＮＡＮ
Ｄ素子14へ印加される“Ｌ”レベルの信号により、ノー
ドａは２入力ＮＡＮＤ素子14及び13の遅延分だけ遅れ、
時刻ｔ4 で“Ｌ”レベルとなる。
【００１２】このノードａの変化により、２入力ＯＲ素
子15は状態を反転し、この２入力ＯＲ素子15の遅延後の
時刻ｔ5 で、ノードｃは“Ｌ”レベルとなる。ノードｃ
はＤタイプフリップフロップ17のリセット端子Ｒに接続
されているので、Ｄタイプフリップフロップ17の遅延
後、時刻ｔ6 でその出力ノードｂは“Ｌ”レベルとな
る。したがって、２入力ＯＲ素子16の出力はその遅延時
間だけ遅れて、時刻ｔ7 で“Ｌ”レベルとなり、更にＤ
タイプフリップフロップ17の反転出力／Ｑが時刻ｔ6 で
“Ｈ”レベルとなることから、２入力ＮＡＮＤ素子13，
14で構成されるＲ・Ｓラッチは、ノードａを“Ｌ”レベ
ルのまま維持し、２入力ＯＲ素子15は時刻ｔ8 で“Ｈ”
レベルとなり、Ｄタイプフリップフロップ17のリセット
を解除し、初期状態に戻る。このようにして、入力端子
11へ微分パルスを印加すると、出力端子12へは、Ｄタイ
プフリップフロップが動作するのに必要な最小パルス幅
以上の出力パルスが現れる。
子15は状態を反転し、この２入力ＯＲ素子15の遅延後の
時刻ｔ5 で、ノードｃは“Ｌ”レベルとなる。ノードｃ
はＤタイプフリップフロップ17のリセット端子Ｒに接続
されているので、Ｄタイプフリップフロップ17の遅延
後、時刻ｔ6 でその出力ノードｂは“Ｌ”レベルとな
る。したがって、２入力ＯＲ素子16の出力はその遅延時
間だけ遅れて、時刻ｔ7 で“Ｌ”レベルとなり、更にＤ
タイプフリップフロップ17の反転出力／Ｑが時刻ｔ6 で
“Ｈ”レベルとなることから、２入力ＮＡＮＤ素子13，
14で構成されるＲ・Ｓラッチは、ノードａを“Ｌ”レベ
ルのまま維持し、２入力ＯＲ素子15は時刻ｔ8 で“Ｈ”
レベルとなり、Ｄタイプフリップフロップ17のリセット
を解除し、初期状態に戻る。このようにして、入力端子
11へ微分パルスを印加すると、出力端子12へは、Ｄタイ
プフリップフロップが動作するのに必要な最小パルス幅
以上の出力パルスが現れる。
【００１３】この実施例では、入力端子に“Ｌ”レベル
の微分パルスを印加し、出力端子に“Ｈ”レベルのパル
スが出力されるように構成したものを示したが、２入力
ＯＲ素子16を２入力ＮＯＴ素子にすることにより、
“Ｌ”レベルのパルスを出力することができ、また入力
端子に“Ｈ”レベルの微分パルスを印加する場合には、
ＮＯＴ素子を追加すれば、いかなる場合にも対応できる
回路を提供できることは言うまでもない。
の微分パルスを印加し、出力端子に“Ｈ”レベルのパル
スが出力されるように構成したものを示したが、２入力
ＯＲ素子16を２入力ＮＯＴ素子にすることにより、
“Ｌ”レベルのパルスを出力することができ、また入力
端子に“Ｈ”レベルの微分パルスを印加する場合には、
ＮＯＴ素子を追加すれば、いかなる場合にも対応できる
回路を提供できることは言うまでもない。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、冗長な素子を必要とすることなく、簡
単な微分回路で発生した微分パルスを、フリップフロッ
プが動作するのに必要なパルス幅に拡張できる回路を、
少ない素子数で実現することができる。
本発明によれば、冗長な素子を必要とすることなく、簡
単な微分回路で発生した微分パルスを、フリップフロッ
プが動作するのに必要なパルス幅に拡張できる回路を、
少ない素子数で実現することができる。
【図１】本発明に係るパルス幅拡張回路を説明するため
の概念図である。
の概念図である。
【図２】本発明の実施例を示すブロック構成図である。
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】従来のパルス幅拡張回路の構成例を示すブロッ
ク構成図である。
ク構成図である。
【図５】図４に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 入力端子 ２ Ｒ・Ｓラッチ ３ Ｄタイプフリップフロップ ４ 制御回路 ５ 出力端子
Claims (2)
- 【請求項１】 回路入力端子と、一方の入力端に前記回
路入力端子を接続したＲ・Ｓラッチと、クロック入力端
に前記Ｒ・Ｓラッチの出力端を接続しＤ入力端を一定レ
ベルに固定すると共に出力端を前記Ｒ・Ｓラッチの他方
の入力端に接続したＤタイプフリップフロップと、前記
Ｒ・Ｓラッチの出力信号と前記Ｄタイプフリップフロッ
プの出力信号により前記Ｄタイプフリップフロップのリ
セット信号を形成する制御回路と、前記Ｄタイプフリッ
プフロップの出力端を接続した回路出力端子とを備えて
いることを特徴とするパルス幅拡張回路。 - 【請求項２】 回路入力端子と、一方の入力端に前記回
路入力端子を接続したＲ・Ｓラッチと、クロック入力端
に前記Ｒ・Ｓラッチの出力端を接続しＤ入力端を一定レ
ベルに固定すると共に出力端を前記Ｒ・Ｓラッチの他方
の入力端に接続したＤタイプフリップフロップと、前記
Ｒ・Ｓラッチの出力信号と前記Ｄタイプフリップフロッ
プの出力信号により前記Ｄタイプフリップフロップのリ
セット信号を形成する制御回路と、回路出力端子とを備
え、該回路出力端子への出力信号を前記Ｒ・Ｓラッチの
出力信号と前記Ｄタイプフリップフロップの出力信号に
より形成するように構成したことを特徴とするパルス幅
拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196985A (ja) | 1992-12-25 | 1992-12-25 | パルス幅拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196985A (ja) | 1992-12-25 | 1992-12-25 | パルス幅拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196985A true JPH06196985A (ja) | 1994-07-15 |
Family
ID=18456653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Withdrawn JPH06196985A (ja) | 1992-12-25 | 1992-12-25 | パルス幅拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118523758A (zh) * | 2024-04-19 | 2024-08-20 | 上海壁仞科技股份有限公司 | 最小脉冲宽度违例修复电路和最小脉冲宽度违例修复方法 |
-
1992
- 1992-12-25 JP JP43A patent/JPH06196985A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118523758A (zh) * | 2024-04-19 | 2024-08-20 | 上海壁仞科技股份有限公司 | 最小脉冲宽度违例修复电路和最小脉冲宽度违例修复方法 |
| CN118523758B (zh) * | 2024-04-19 | 2025-10-14 | 上海壁仞科技股份有限公司 | 最小脉冲宽度违例修复电路和最小脉冲宽度违例修复方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |