JPS6239569B2 - - Google Patents
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- Publication number
- JPS6239569B2 JPS6239569B2 JP54153401A JP15340179A JPS6239569B2 JP S6239569 B2 JPS6239569 B2 JP S6239569B2 JP 54153401 A JP54153401 A JP 54153401A JP 15340179 A JP15340179 A JP 15340179A JP S6239569 B2 JPS6239569 B2 JP S6239569B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- pulse
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
- H03K21/026—Input circuits comprising logic circuits
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は最も簡易な構成を有する２進の計数回
路に関するものである。
路に関するものである。
２進計数回路はデイジタル伝送系等において、
２個のパルスを計数して１個のパルスを出力する
信号処理に、多く用いられている。このような２
進計数回路としては、従来、２個のフリツプフロ
ツプを使用して構成したものが、広く用いられて
いた。
２個のパルスを計数して１個のパルスを出力する
信号処理に、多く用いられている。このような２
進計数回路としては、従来、２個のフリツプフロ
ツプを使用して構成したものが、広く用いられて
いた。
第１図はこのような従来の計数回路の構成を示
す回路図である。同図において１は入力端子、
２，３はＤ形フリツプフロツプ、４はNOR回
路、５はコンデンサ、６は抵抗器、７はOR回
路、８は出力端子、９はリセツト入力端子であ
る。
す回路図である。同図において１は入力端子、
２，３はＤ形フリツプフロツプ、４はNOR回
路、５はコンデンサ、６は抵抗器、７はOR回
路、８は出力端子、９はリセツト入力端子であ
る。
また第２図は第１図の回路における各部信号を
示すタイムチヤートである。同図においてＡは端
子１における入力信号ａ、Ｂはフリツプフロツプ
２のＱ端子の出力信号ｂ、Ｃは同じく端子の出
力信号ｃ、Ｄはフリツプフロツプ３の端子の出
力信号ｄ、ＥはNOR回路４の出力信号ｅ、Ｆは
コンデンサ５の出力側信号ｆ、ＧはOR回路７の
出力信号ｇ、Ｈは端子９のリセツト入力ｈであ
る。
示すタイムチヤートである。同図においてＡは端
子１における入力信号ａ、Ｂはフリツプフロツプ
２のＱ端子の出力信号ｂ、Ｃは同じく端子の出
力信号ｃ、Ｄはフリツプフロツプ３の端子の出
力信号ｄ、ＥはNOR回路４の出力信号ｅ、Ｆは
コンデンサ５の出力側信号ｆ、ＧはOR回路７の
出力信号ｇ、Ｈは端子９のリセツト入力ｈであ
る。
第１図の回路における計数開始に先だつて、端
子９にリセツト入力ｈが加えられる（第２図
Ｈ）。これによつてフリツプフロツプ２のＱ出力
はローレベルに、出力はハイレベルになり、フ
リツプフロツプ３の出力はハイレベルになる
（第２図Ｂ，Ｃ，Ｄ）。次に端子９における入力信
号ａとして２個のパルスa1，a2が順次与えられる
と、最初のパルスa1でフリツプフロツプ２のＱ出
力はハイレベルになり、出力はローレベルにな
る（第２図Ａ，Ｂ，Ｃ）。次に第２のパルスa2が
入力すると、フリツプフロツプ２のＱ出力はロー
レベルに、出力はハイレベルとなり、同時にフ
リツプフロツプ３の出力もローレベルとなる
（第２図Ａ，Ｂ，Ｃ，Ｄ）。これによつてNOR回
路４の出力ｅはローレベルからハイレベルになる
（第２図Ｅ）。コンデンサ５と抵抗６は微分回路を
なし、出力ｅの立上りによつて微分波形をコンデ
ンサ５の出力側に生じる（第２図Ｆ）。OR回路７
はこの微分波形を整形して入力信号と同じパルス
幅のパルス信号ｇを発生する（第２図Ｇ）。
子９にリセツト入力ｈが加えられる（第２図
Ｈ）。これによつてフリツプフロツプ２のＱ出力
はローレベルに、出力はハイレベルになり、フ
リツプフロツプ３の出力はハイレベルになる
（第２図Ｂ，Ｃ，Ｄ）。次に端子９における入力信
号ａとして２個のパルスa1，a2が順次与えられる
と、最初のパルスa1でフリツプフロツプ２のＱ出
力はハイレベルになり、出力はローレベルにな
る（第２図Ａ，Ｂ，Ｃ）。次に第２のパルスa2が
入力すると、フリツプフロツプ２のＱ出力はロー
レベルに、出力はハイレベルとなり、同時にフ
リツプフロツプ３の出力もローレベルとなる
（第２図Ａ，Ｂ，Ｃ，Ｄ）。これによつてNOR回
路４の出力ｅはローレベルからハイレベルになる
（第２図Ｅ）。コンデンサ５と抵抗６は微分回路を
なし、出力ｅの立上りによつて微分波形をコンデ
ンサ５の出力側に生じる（第２図Ｆ）。OR回路７
はこの微分波形を整形して入力信号と同じパルス
幅のパルス信号ｇを発生する（第２図Ｇ）。
このようにして第１図に示された計数回路は計
数開始ごとにリセツト入力を加えられて初期設定
されることによつて、２個のパルスを計数して１
個のパルスを発生する。
数開始ごとにリセツト入力を加えられて初期設定
されることによつて、２個のパルスを計数して１
個のパルスを発生する。
しかしながら第１図に示された計数回路は、構
成要素としてフリツプフロツプ２個のほかNOR
回路、微分回路、OR回路各１個を必要とし、構
成が複雑であり、価格的にも上昇する欠点があつ
た。
成要素としてフリツプフロツプ２個のほかNOR
回路、微分回路、OR回路各１個を必要とし、構
成が複雑であり、価格的にも上昇する欠点があつ
た。
本発明はこのような従来技術の欠点を除去しよ
うとするものであつて、その目的はより簡単な構
成で、２個のパルスを計数して１個のパルスを出
力し得る計数回路を提供することにある。この目
的を達成するため本発明の計数回路においては、
２個の入力パルスを計数し入力パルスと同じ時間
幅の１個のパルスを生じる計数回路において、入
力信号パルスの同一方向の変化点ごとに出力状態
を反転するフリツプ・フロツプ回路と、入力信号
パルスを該フリツプ・フロツプ回路の遅延時間よ
り長い時間遅延させる遅延回路と、前記フリツ
プ・フロツプ回路が一方の出力状態のときに出力
を固定し、他方の出力状態のときに前記遅延回路
の出力パルスに応じたパルスを出力するゲート回
路とを具えてなることを特徴としている。
うとするものであつて、その目的はより簡単な構
成で、２個のパルスを計数して１個のパルスを出
力し得る計数回路を提供することにある。この目
的を達成するため本発明の計数回路においては、
２個の入力パルスを計数し入力パルスと同じ時間
幅の１個のパルスを生じる計数回路において、入
力信号パルスの同一方向の変化点ごとに出力状態
を反転するフリツプ・フロツプ回路と、入力信号
パルスを該フリツプ・フロツプ回路の遅延時間よ
り長い時間遅延させる遅延回路と、前記フリツ
プ・フロツプ回路が一方の出力状態のときに出力
を固定し、他方の出力状態のときに前記遅延回路
の出力パルスに応じたパルスを出力するゲート回
路とを具えてなることを特徴としている。
以下実施例について説明する。
第３図は本発明の計数回路の一実施例の構成を
示す回路図である。同図において１１は入力端
子、１２はＤ形フリツプフロツプ、１３，１４，
１５，１６はNOR回路、１７は出力端子、１８
はセツト入力端子である。
示す回路図である。同図において１１は入力端
子、１２はＤ形フリツプフロツプ、１３，１４，
１５，１６はNOR回路、１７は出力端子、１８
はセツト入力端子である。
また第４図は、第３図の回路における各部信号
を示すタイムチヤートである。同図において、Ａ
は入力信号ａ、ＢはNOR回路１５の出力信号
ｂ、Ｃはフリツプフロツプ１２の端子の出力信
号ｃ、ＤはNOR回路１６の出力信号ｄである。
を示すタイムチヤートである。同図において、Ａ
は入力信号ａ、ＢはNOR回路１５の出力信号
ｂ、Ｃはフリツプフロツプ１２の端子の出力信
号ｃ、ＤはNOR回路１６の出力信号ｄである。
第３図の回路において、端子１８に初期設定の
ためのセツト入力が加えられることによつて、フ
リツプフロツプ１２の出力ｃはローレベルに初
期設定されている。この状態で、入力端子１１に
入力信号ａとして２個のパルスa1，a2が順次与え
られると、最初のパルスa1によつてフリツプフロ
ツプ１２の出力ｃはハイレベルになり、第２の
パルスa2によつて出力ｃは再びローレベルにな
る（第４図Ｃ）。この際フリツプフロツプ１２に
おける状態の変化は、入力信号ａに比べて遅延時
間τ１を有する。
ためのセツト入力が加えられることによつて、フ
リツプフロツプ１２の出力ｃはローレベルに初
期設定されている。この状態で、入力端子１１に
入力信号ａとして２個のパルスa1，a2が順次与え
られると、最初のパルスa1によつてフリツプフロ
ツプ１２の出力ｃはハイレベルになり、第２の
パルスa2によつて出力ｃは再びローレベルにな
る（第４図Ｃ）。この際フリツプフロツプ１２に
おける状態の変化は、入力信号ａに比べて遅延時
間τ１を有する。
一方、入力信号ａはNOR回路１３，１４，１
５を順次経て、同じパルス幅を有する反転した信
号ｂを生じる。入力信号ａにおける２個のパルス
a1，a2によつて出力パルスb1，b2を生じるが、各
NOR回路の遅延に基づいて、出力パルスb1，b2
は入力パルスa1，a2に比べてそれぞれ遅延時間τ
２を有する。NOR回路１６はフリツプフロツプ
１２の出力ｃとNOR回路の出力ｂとを積算して
出力信号パルスｄを生じる。この際出力パルスｄ
は出力パルスb2に対してのみあらわれ、出力パル
スb1に対してはあらわれない。かつこのとき遅延
時間τ１＜τ２に選ぶことによつて出力信号ｄの
パルス幅は入力信号ａと等しくなる。このように
して第３図に示された回路は２個の入力パルスを
計数して入力パルスと同じパルス幅の１個の出力
パルスを生じる計数回路として動作する。
５を順次経て、同じパルス幅を有する反転した信
号ｂを生じる。入力信号ａにおける２個のパルス
a1，a2によつて出力パルスb1，b2を生じるが、各
NOR回路の遅延に基づいて、出力パルスb1，b2
は入力パルスa1，a2に比べてそれぞれ遅延時間τ
２を有する。NOR回路１６はフリツプフロツプ
１２の出力ｃとNOR回路の出力ｂとを積算して
出力信号パルスｄを生じる。この際出力パルスｄ
は出力パルスb2に対してのみあらわれ、出力パル
スb1に対してはあらわれない。かつこのとき遅延
時間τ１＜τ２に選ぶことによつて出力信号ｄの
パルス幅は入力信号ａと等しくなる。このように
して第３図に示された回路は２個の入力パルスを
計数して入力パルスと同じパルス幅の１個の出力
パルスを生じる計数回路として動作する。
このようにして第３図に示された本発明の一実
施例の回路によつて、より簡易に２個のパルス入
力によつて１個の出力パルスを発生する計数回路
を実現することができる。この際必要とする構成
要素は第３図の場合フリツプフロツプ１個、
NOR回路４個のみによつて足り、第１図に示さ
れた従来の回路と比較してはるかに簡単になるの
で極めて効果的である。
施例の回路によつて、より簡易に２個のパルス入
力によつて１個の出力パルスを発生する計数回路
を実現することができる。この際必要とする構成
要素は第３図の場合フリツプフロツプ１個、
NOR回路４個のみによつて足り、第１図に示さ
れた従来の回路と比較してはるかに簡単になるの
で極めて効果的である。
第１図は従来の計数回路の構成を示す回路図、
第２図は第１図の回路における各部信号を示すタ
イムチヤート、第３図は本発明の計数回路の一実
施例の構成を示す回路図、第４図は第３図の回路
における各部信号を示すタイムチヤートである。 １…入力端子、２，３…Ｄ形フリツプフロツ
プ、４…NOR回路、５…コンデンサ、６…抵抗
器、７…OR回路、８…出力端子、９…リセツト
入力端子、１１…入力端子、１２…Ｄ形フリツ
プ・フロツプ、１３，１４，１５，１６…NOR
回路、１７…出力端子、１８…セツト入力端子。
第２図は第１図の回路における各部信号を示すタ
イムチヤート、第３図は本発明の計数回路の一実
施例の構成を示す回路図、第４図は第３図の回路
における各部信号を示すタイムチヤートである。 １…入力端子、２，３…Ｄ形フリツプフロツ
プ、４…NOR回路、５…コンデンサ、６…抵抗
器、７…OR回路、８…出力端子、９…リセツト
入力端子、１１…入力端子、１２…Ｄ形フリツ
プ・フロツプ、１３，１４，１５，１６…NOR
回路、１７…出力端子、１８…セツト入力端子。
Claims (1)
- 【特許請求の範囲】 １ ２個の入力パルスを計数し入力パルスと同じ
時間幅の１個のパルスを生じる計数回路におい
て、 入力信号パルスの同一方向の変化点ごとに出力
状態を反転するフリツプ・フロツプ回路と、 入力信号パルスを該フリツプ・フロツプ回路の
遅延時間より長い時間遅延させる遅延回路と、 前記フリツプ・フロツプ回路が一方の出力状態
のときに出力を固定し、他方の出力状態のときに
前記遅延回路の出力パルスに応じたパルスを出力
するゲート回路と を具えてなることを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15340179A JPS5676634A (en) | 1979-11-27 | 1979-11-27 | Counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15340179A JPS5676634A (en) | 1979-11-27 | 1979-11-27 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5676634A JPS5676634A (en) | 1981-06-24 |
| JPS6239569B2 true JPS6239569B2 (ja) | 1987-08-24 |
Family
ID=15561675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15340179A Granted JPS5676634A (en) | 1979-11-27 | 1979-11-27 | Counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5676634A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189293A (ja) * | 2006-01-11 | 2007-07-26 | Matsushita Electric Ind Co Ltd | クロック発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS548670U (ja) * | 1977-06-22 | 1979-01-20 |
-
1979
- 1979-11-27 JP JP15340179A patent/JPS5676634A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5676634A (en) | 1981-06-24 |
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