JPH0573267A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH0573267A JPH0573267A JP3233100A JP23310091A JPH0573267A JP H0573267 A JPH0573267 A JP H0573267A JP 3233100 A JP3233100 A JP 3233100A JP 23310091 A JP23310091 A JP 23310091A JP H0573267 A JPH0573267 A JP H0573267A
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- Japan
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Abstract
(57)【要約】
【目的】 演算結果が正のオーバーフローしたとき演算
精度の範囲の表現し得る最大値に、また、負のオーバー
フローしたときに演算精度の範囲で表現し得る最小値に
丸める。 【構成】 演算手段１の演算結果の最上位の２ビットを
検出手段２に送る。最上位の２ビットが“０１”ならば
オーバーフローであり、“１０”ならばアンダーフロー
と判断し、その結果を丸め処理手段３に送る。丸め処理
手段３はオーバーフロー時には正の最大値に、アンダー
フロー時には負の最大値に出力値を設定する。
精度の範囲の表現し得る最大値に、また、負のオーバー
フローしたときに演算精度の範囲で表現し得る最小値に
丸める。 【構成】 演算手段１の演算結果の最上位の２ビットを
検出手段２に送る。最上位の２ビットが“０１”ならば
オーバーフローであり、“１０”ならばアンダーフロー
と判断し、その結果を丸め処理手段３に送る。丸め処理
手段３はオーバーフロー時には正の最大値に、アンダー
フロー時には負の最大値に出力値を設定する。
Description
【０００１】
【産業上の利用分野】本発明は、演算処理装置の改良に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の演算処理装置では、演算の結果オ
ーバーフローまたはアンダーフローが生じた場合、その
検出は行なうが演算結果の丸め手段を有していないた
め、その時点で演算が停止したり、オーバーフローフラ
グ等の情報を出力するのみで、正しい演算結果の出力を
補償しない。
ーバーフローまたはアンダーフローが生じた場合、その
検出は行なうが演算結果の丸め手段を有していないた
め、その時点で演算が停止したり、オーバーフローフラ
グ等の情報を出力するのみで、正しい演算結果の出力を
補償しない。
【０００３】
【発明が解決しようとする課題】従来の演算処理装置で
は、たとえば、リアルタイムの画像処理に代表される応
用分野においては、オーバーフローやアンダーフローが
生じたからといって、処理を停止するわけにはいかな
い。また、従来の演算装置の利用者は、演算の結果オー
バーフローやアンダーフローが生じたかどうかを認識す
る必要があった。
は、たとえば、リアルタイムの画像処理に代表される応
用分野においては、オーバーフローやアンダーフローが
生じたからといって、処理を停止するわけにはいかな
い。また、従来の演算装置の利用者は、演算の結果オー
バーフローやアンダーフローが生じたかどうかを認識す
る必要があった。
【０００４】正しい演算結果を得るには、外部に付加回
路を設けるか、あるいはソフト的に対処しなければなら
ず処理上負担となる。
路を設けるか、あるいはソフト的に対処しなければなら
ず処理上負担となる。
【０００５】適当な処理を行なわない場合は、たとえ
ば、オーバーフローした値が最大値よりも大きく離れた
小さな値として出力される場合が多く、映像データの場
合は色とび、音声データの場合は音とびとなる。
ば、オーバーフローした値が最大値よりも大きく離れた
小さな値として出力される場合が多く、映像データの場
合は色とび、音声データの場合は音とびとなる。
【０００６】
【課題を解決するための手段】本発明においては、演算
の結果生じたオーバーフローおよびアンダーフローを検
出する検出手段と、オーバーフローおよびアンダーフロ
ーした演算結果を丸める丸め処理手段とを設けた。
の結果生じたオーバーフローおよびアンダーフローを検
出する検出手段と、オーバーフローおよびアンダーフロ
ーした演算結果を丸める丸め処理手段とを設けた。
【０００７】
【作用】検出手段は、オーバーフロー，アンダーフロー
の検出に必要なビット幅を持つ演算結果によりオーバー
フローおよびアンダーフローを検出し、その結果によ
り、オーバーフローが生じた場合は、出力データビット
数で表現できる最大の数値に、アンダーフローが生じた
場合には、同じく表現できる最小の数値に、丸め処理手
段により丸めることができる。
の検出に必要なビット幅を持つ演算結果によりオーバー
フローおよびアンダーフローを検出し、その結果によ
り、オーバーフローが生じた場合は、出力データビット
数で表現できる最大の数値に、アンダーフローが生じた
場合には、同じく表現できる最小の数値に、丸め処理手
段により丸めることができる。
【０００８】
【実施例】図１は、本発明の一実施例のブロック図であ
る。
る。
【０００９】演算手段１は、通常の演算手段であるが、
本発明においては、最上位の１ビットは、その次のビッ
トとの組合せによりオーバーフローの判定のために使用
されるので、演算精度が１２ビットを必要とするとき
は、これに１ビットを加え合計１３ビットの演算手段を
使用する。以下、演算精度が１２ビットの整数演算結果
のオーバーフロー時の丸め処理を例にとって説明する。
本発明においては、最上位の１ビットは、その次のビッ
トとの組合せによりオーバーフローの判定のために使用
されるので、演算精度が１２ビットを必要とするとき
は、これに１ビットを加え合計１３ビットの演算手段を
使用する。以下、演算精度が１２ビットの整数演算結果
のオーバーフロー時の丸め処理を例にとって説明する。
【００１０】演算手段１の出力は、オーバーフローを検
出するための検出手段２および丸め処理手段３に送られ
る。検出手段２の出力は、さらに丸め処理手段３に送ら
れる。
出するための検出手段２および丸め処理手段３に送られ
る。検出手段２の出力は、さらに丸め処理手段３に送ら
れる。
【００１１】検出手段２は、演算手段１から１３ビット
の信号を受取り、その最上位２ビットの組合せから、正
のオーバーフローか負のオーバーフローかを判断する。
２の補数表現の場合、最上位の２ビットが“０１”なら
正のオーバーフロー、“１０”なら負のオーバーフロー
と判断できる。検出手段２は、検出結果により信号を丸
め処理手段３に送る。
の信号を受取り、その最上位２ビットの組合せから、正
のオーバーフローか負のオーバーフローかを判断する。
２の補数表現の場合、最上位の２ビットが“０１”なら
正のオーバーフロー、“１０”なら負のオーバーフロー
と判断できる。検出手段２は、検出結果により信号を丸
め処理手段３に送る。
【００１２】正負のオーバーフローがない場合、丸め処
理手段３は動作せず、演算手段１の演算結果は丸め処理
手段３を素通りして出力される。
理手段３は動作せず、演算手段１の演算結果は丸め処理
手段３を素通りして出力される。
【００１３】丸め処理手段３は、検出手段２からの信号
により、正のオーバーフロー時には正の最大値０１１１
１１１１１１１１に、負のオーバーフロー時には負の最
大値１０００００００００００に出力値を設定する。
により、正のオーバーフロー時には正の最大値０１１１
１１１１１１１１に、負のオーバーフロー時には負の最
大値１０００００００００００に出力値を設定する。
【００１４】図２は、正，負のオーバーフローの検出手
段２と丸め処理手段３の論理回路構成の一例である。入
力部１０には、演算手段より１３ビットの演算結果ＤＩ
０〜ＤＩ１２が入力される。この信号中の最上位の２ビ
ットＤＩ１２およびＤＩ１１から正または負のオーバー
フローを検出し、出力部２１から１２ビットの出力信号
ＤＯ０〜ＤＯ１１が得られる。
段２と丸め処理手段３の論理回路構成の一例である。入
力部１０には、演算手段より１３ビットの演算結果ＤＩ
０〜ＤＩ１２が入力される。この信号中の最上位の２ビ
ットＤＩ１２およびＤＩ１１から正または負のオーバー
フローを検出し、出力部２１から１２ビットの出力信号
ＤＯ０〜ＤＯ１１が得られる。
【００１５】最上位のビットの入力ＤＩ１２は、ＥＸＮ
ＯＲ回路１１およびＮＯＲ回路１２に送られる。ＥＸＮ
ＯＲ回路１１の出力は、ＮＯＲ回路１２およびインバー
タ１８に送られ、インバータ１８の出力はセレクタ２０
の端子Ｓおよびフラグ端子１９に送られる。
ＯＲ回路１１およびＮＯＲ回路１２に送られる。ＥＸＮ
ＯＲ回路１１の出力は、ＮＯＲ回路１２およびインバー
タ１８に送られ、インバータ１８の出力はセレクタ２０
の端子Ｓおよびフラグ端子１９に送られる。
【００１６】最上位の次の入力ＤＩ１１は、ＥＸＮＯＲ
回路１１に送られる。ＥＸＮＯＲ回路１１の出力はま
た、ＮＯＲ回路１２に送られ、さらにインバータ１３お
よび１４を介して、正負最大値生成部１５に送られる。
インバータ１４の出力は、正のオーバーフローすなわち
ＤＩ１２およびＤＩ１１が“０１”のとき、“１”の信
号となる。
回路１１に送られる。ＥＸＮＯＲ回路１１の出力はま
た、ＮＯＲ回路１２に送られ、さらにインバータ１３お
よび１４を介して、正負最大値生成部１５に送られる。
インバータ１４の出力は、正のオーバーフローすなわち
ＤＩ１２およびＤＩ１１が“０１”のとき、“１”の信
号となる。
【００１７】ＥＸＮＯＲ回路１１の出力は、正または負
のオーバーフローのとき“０”となる。したがって、正
または負のオーバーフローのとき、インバータ１８に接
続されるフラグ端子１９から“１”の信号が出力され、
後述の丸め処理手段が動作していることを表示できる。
のオーバーフローのとき“０”となる。したがって、正
または負のオーバーフローのとき、インバータ１８に接
続されるフラグ端子１９から“１”の信号が出力され、
後述の丸め処理手段が動作していることを表示できる。
【００１８】正負最大値生成部１５は、たとえば、４個
のＥＸＯＲ３回路により構成され、最も上の端子Ａ３
は、“１”を与える入力端子１７に接続されている。最
上部のＥＸＯＲ３回路の端子Ａ１およびＡ２ならびにそ
の他のＥＸＯＲ３回路の端子Ａ１，Ａ２，およびＡ３端
子は、“０”を与える入力端子１６に接続されている。
各ＥＸＯＲ３回路の端子Ｂは、インバータ１４の出力に
接続されている。
のＥＸＯＲ３回路により構成され、最も上の端子Ａ３
は、“１”を与える入力端子１７に接続されている。最
上部のＥＸＯＲ３回路の端子Ａ１およびＡ２ならびにそ
の他のＥＸＯＲ３回路の端子Ａ１，Ａ２，およびＡ３端
子は、“０”を与える入力端子１６に接続されている。
各ＥＸＯＲ３回路の端子Ｂは、インバータ１４の出力に
接続されている。
【００１９】各ＥＸＯＲ３回路は、端子Ｂに“０”が入
力される場合には、端子Ａ１，Ａ２およびＡ３の入力を
そのまま、対応する端子Ｙ１，Ｙ２およびＹ３に出力す
る。端子Ｂに“１”が入力される場合には、端子Ａ１，
Ａ２およびＡ３の入力を反転して、対応する端子Ｙ１，
Ｙ２およびＹ３に、それぞれ出力する。
力される場合には、端子Ａ１，Ａ２およびＡ３の入力を
そのまま、対応する端子Ｙ１，Ｙ２およびＹ３に出力す
る。端子Ｂに“１”が入力される場合には、端子Ａ１，
Ａ２およびＡ３の入力を反転して、対応する端子Ｙ１，
Ｙ２およびＹ３に、それぞれ出力する。
【００２０】下の３個のＥＸＯＲ３回路のそれぞれの端
子Ａ１，Ａ２およびＡ３と上の１個のＥＸＯＲ３回路の
端子Ａ１およびＡ２が入力端子１６から“０”を与えら
れ、上の１個の端子Ａ３が入力端子１７から“１”を与
えられているのは、１２ビットデータ１０００００００
００００を定数として与えるためである。この値は、１
２ビットの２の補数表現で負の最大値である。インバー
タ１４の出力が“１”のときは、１２ビットが反転され
正の最大値０１１１１１１１１１１１となり、セレクタ
２０に入力される。
子Ａ１，Ａ２およびＡ３と上の１個のＥＸＯＲ３回路の
端子Ａ１およびＡ２が入力端子１６から“０”を与えら
れ、上の１個の端子Ａ３が入力端子１７から“１”を与
えられているのは、１２ビットデータ１０００００００
００００を定数として与えるためである。この値は、１
２ビットの２の補数表現で負の最大値である。インバー
タ１４の出力が“１”のときは、１２ビットが反転され
正の最大値０１１１１１１１１１１１となり、セレクタ
２０に入力される。
【００２１】なお、４個のＥＸＯＲ３回路を使用する代
りに、１２個のＥＸＯＲ回路を使用することもできる。
すなわち、１２個のＥＸＯＲ回路のすべての一方の端子
にインバータ１４の出力を接続し、他方のそれぞれの端
子に“０”または“１”の入力を与えることにより、４
個のＥＸＯＲ３回路の端子Ｙ１，Ｙ２およびＹ３に対応
する１２個の出力端子から“０”または“１”の出力が
得られる。
りに、１２個のＥＸＯＲ回路を使用することもできる。
すなわち、１２個のＥＸＯＲ回路のすべての一方の端子
にインバータ１４の出力を接続し、他方のそれぞれの端
子に“０”または“１”の入力を与えることにより、４
個のＥＸＯＲ３回路の端子Ｙ１，Ｙ２およびＹ３に対応
する１２個の出力端子から“０”または“１”の出力が
得られる。
【００２２】２入力のセレクタ２０は、その左側の端子
Ｂ０〜Ｂ１１に入力ＤＩ０〜ＤＩ１１が入力され、それ
らに隣接する端子Ａ０〜Ａ１１に、正負最大値生成部１
５のＥＸＯＲ３回路のそれぞれの端子Ｙ１，Ｙ２および
Ｙ３が順次接続されている。またインバータ１８の出力
もセレクタ２０の端子Ｓに加えられているから、端子Ｓ
に与えられる電位によって、セレクタ２０の右側の出力
端子Ｙ０〜Ｙ１１に出力すべきデータの入力が、Ａ０〜
Ａ１１またはＢ０〜Ｂ１１のいずれかより選択される。
Ｂ０〜Ｂ１１に入力ＤＩ０〜ＤＩ１１が入力され、それ
らに隣接する端子Ａ０〜Ａ１１に、正負最大値生成部１
５のＥＸＯＲ３回路のそれぞれの端子Ｙ１，Ｙ２および
Ｙ３が順次接続されている。またインバータ１８の出力
もセレクタ２０の端子Ｓに加えられているから、端子Ｓ
に与えられる電位によって、セレクタ２０の右側の出力
端子Ｙ０〜Ｙ１１に出力すべきデータの入力が、Ａ０〜
Ａ１１またはＢ０〜Ｂ１１のいずれかより選択される。
【００２３】各部の構成は、以上のようになっている
が、これらは以下のような動作をする。
が、これらは以下のような動作をする。
【００２４】正，負オーバーフロー検出手段を構成する
ＥＸＮＯＲ回路１１およびＮＯＲ回路１２等により、入
力ＤＩ１２およびＤＩ１１の信号を処理し、これらが
“０１”のときは正のオーバーフローであるからインバ
ータ１４から“１”を出力し、“１０”のときは負のオ
ーバーフローであるからインバータ１４から“０”を出
力する。また“０１”かまたは“１０”のときは、イン
バータ１８から“１”、どちらでもないときは“０”を
セレクタ２０の端子Ｓに出力する。
ＥＸＮＯＲ回路１１およびＮＯＲ回路１２等により、入
力ＤＩ１２およびＤＩ１１の信号を処理し、これらが
“０１”のときは正のオーバーフローであるからインバ
ータ１４から“１”を出力し、“１０”のときは負のオ
ーバーフローであるからインバータ１４から“０”を出
力する。また“０１”かまたは“１０”のときは、イン
バータ１８から“１”、どちらでもないときは“０”を
セレクタ２０の端子Ｓに出力する。
【００２５】正負最大値生成部１５と２入力のセレクタ
２０により丸め処理手段が構成されている。
２０により丸め処理手段が構成されている。
【００２６】正負最大値生成部１５は、インバータ１４
の出力が“０”のときは、負の最大値１０００００００
００００を出力する。インバータ１４の出力が“１”の
ときは、ＥＸＯＲ３回路のそれぞれの端子Ｂに“１”が
入力されるから、負の最大値が論理反転されて、正の最
大値０１１１１１１１１１１１を出力する。
の出力が“０”のときは、負の最大値１０００００００
００００を出力する。インバータ１４の出力が“１”の
ときは、ＥＸＯＲ３回路のそれぞれの端子Ｂに“１”が
入力されるから、負の最大値が論理反転されて、正の最
大値０１１１１１１１１１１１を出力する。
【００２７】２入力のセレクタ２０は、端子Ｓに“０”
が入力されると、演算結果ＤＩ０〜ＤＩ１１を選択して
下位１２ビットをそのまま出力する。反対に、端子Ｓに
“１”が入力されると、正または負のオーバーフローで
あるので、前述の正の最大値または負の最大値を選択
し、出力部２１の１２個の出力端子から、１２ビットの
出力信号ＤＯ０〜ＤＯ１１として出力する。
が入力されると、演算結果ＤＩ０〜ＤＩ１１を選択して
下位１２ビットをそのまま出力する。反対に、端子Ｓに
“１”が入力されると、正または負のオーバーフローで
あるので、前述の正の最大値または負の最大値を選択
し、出力部２１の１２個の出力端子から、１２ビットの
出力信号ＤＯ０〜ＤＯ１１として出力する。
【００２８】以上は整数表現の場合の回路構成である
が、浮動小数点表現などの場合もオーバーフロー検出手
段や正負最大値の表現が異なるだけで、同様の機能が容
易に実現できる。
が、浮動小数点表現などの場合もオーバーフロー検出手
段や正負最大値の表現が異なるだけで、同様の機能が容
易に実現できる。
【００２９】
【発明の効果】本発明によれば、演算結果を正または負
の最大値に丸めることができるので、正のオーバーフロ
ーを検出した場合は正の最大値に、負のオーバーフロー
を検出した場合は負の最大値に、演算結果を設定しなお
すことにより、映像信号処理時の色とびや、音声信号処
理時の音とびを回避することができる。
の最大値に丸めることができるので、正のオーバーフロ
ーを検出した場合は正の最大値に、負のオーバーフロー
を検出した場合は負の最大値に、演算結果を設定しなお
すことにより、映像信号処理時の色とびや、音声信号処
理時の音とびを回避することができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のオーバーフロー検出手段と丸め処理手
段の論理回路の一例である。
段の論理回路の一例である。
１ 演算手段 ２ 検出手段 ３ 丸め処理手段 １０ 入力部 １１ ＥＸＮＯＲ回路 １２ ＮＯＲ回路 １３，１４，１８ インバータ １５ 正負最大値生成部 ２０ セレクタ
Claims (1)
- 【請求項１】 演算の結果生じたオーバーフローおよび
アンダーフローを検出する検出手段と、オーバーフロー
およびアンダーフローした演算結果を丸める丸め処理手
段とを有する演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233100A JPH0573267A (ja) | 1991-09-12 | 1991-09-12 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3233100A JPH0573267A (ja) | 1991-09-12 | 1991-09-12 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573267A true JPH0573267A (ja) | 1993-03-26 |
Family
ID=16949783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233100A Pending JPH0573267A (ja) | 1991-09-12 | 1991-09-12 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573267A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072022A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 演算装置 |
-
1991
- 1991-09-12 JP JP3233100A patent/JPH0573267A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072022A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 演算装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |