JPH06197135A - 変調器を有する集積回路を採用するシステム全体をテストするためのシステム - Google Patents

変調器を有する集積回路を採用するシステム全体をテストするためのシステム

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JPH06197135A
JPH06197135A JP5174095A JP17409593A JPH06197135A JP H06197135 A JPH06197135 A JP H06197135A JP 5174095 A JP5174095 A JP 5174095A JP 17409593 A JP17409593 A JP 17409593A JP H06197135 A JPH06197135 A JP H06197135A
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JP
Japan
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modulator
data
bits
frequency shift
peak frequency
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JP5174095A
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Joseph W Peterson
ジョセフ・ウィリアム・ピーターソン
Shin Saito
真 斉藤
Dale E Gulick
デイル・イー・グリック
Masaru Nonogaki
勝 野々垣
Toshiaki Iimura
俊昭 飯村
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/50—Testing arrangements

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  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 特別なデータシーケンスを出力する能力を有
するオンチップのＩ／Ｑ変調器を提供すること。 【構成】 その上に変調器（１０）を有する集積回路を
採用する全体システムをテストするためのシテスムが開
示される。このテストのためのシステムは変調器をして
連続的にデータを伝送せしめるための構造とこうして連
続的に伝送されたデータをして極周波数偏移を提示せし
める構造とを備える。双方の場合において、この構造は
単一のレジスタでよい。このレジスタはまた連続的また
は交互のパターンすなわち言い変えれば最大または最小
ピーク周波数偏移を選択すべく設定され得るビットの組
を含んでもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は一般に変調器を含む製品をテ
ストするための処理システムに関する。より詳細には、
この発明はデジタルデータを操作しかつＩ／Ｑ変調器を
含む製品をテストするためのシステムに関する。
【０００３】
【関連技術の説明】当業者には周知のとおり、データ
は、搬送波信号を利用して変調プロセスにより伝送され
得る。変調プロセスには源データを搬送波信号にコード
化することが含まれる。変調の間、３つの基本的周波数
領域パラメータ、すなわち振幅、周波数、および位相の
うち１つまたは２つ以上に対し動作が行われる。
【０００４】アナログおよびデジタルデータならびにア
ナログおよびデジタル信号の間では区別を行なう必要が
ある。変調プロセスを広義に解釈すれば、４つの異なる
組合せが可能である。（１）デジタルデータがデジタル
信号にコード化される場合、（２）デジタルデータがア
ナログ信号にコード化される場合、（３）アナログデー
がデジタル信号にコード化される場合、かつ（４）アナ
ログデータがアナログ信号にコード化される場合であ
る。ある特定の状況下で１つの組合せが他の組合せに対
して好まれ得る様々な理由がある。たとえば、ここでの
議論に最も関連する組合せ、すなわちデジタルデータを
アナログ信号にコード化するという組合せは、ある装置
はデジタルデータを処理するが、光ファイバーや非誘導
（unguided）媒体等の伝送媒体の中にはアナログ信号の
みを伝搬するものがあるのでよく使用されるのである。
デジタルデータ−アナログ信号変換の最もよく知られた
用途の１つが公衆電話網を介してデジタルデータの伝送
を回転させることであり、この電話網は約３００ないし
３４００Ｈｚの音声周波数域でアナログ信号を受信し、
切替え、かつ伝送するように設計されていた。
【０００５】上に述べたとおり、変調には搬送波信号の
３つの特徴のうち１つまたは２つ以上のものに対する動
作が含まれる。これら３つの特徴とは振幅、周波数、お
よび位相である。したがってデジタルデータをアナログ
信号にコード化するために３つの基本変調技術が存在し
ても不思議ではない、すなわち振幅シフトキーイング
（ＡＳＫ）、周波数シフトキーイング（ＦＳＫ）、およ
び位相シフトキーイング（ＰＳＫ）である。
【０００６】ＦＳＫ変調技術は最も直接的に関連がある
技術で、搬送波周波数付近の２つの異なる周波数により
２つの２進数の値を表わすことを含む。典型的には、２
つの異なる周波数は等しいが逆の量だけ搬送波周波数か
らずれている。ＦＳＫは１２００ｂｐｓまでのボイスグ
レードラインで一般的に使用される。ＦＳＫはまた高周
波数（たとえば３ないし３０ＭＨｚ）無線送信に関して
もしばしば使用される。
【０００７】この発明に関連するもう１つの概念が直角
変調である。直角変調は当業者には周知のプロセスで、
別個の変調機能により位相が９０度離れた２つの搬送波
成分を変調する。直角変調は各シグナリング要素に１ビ
ット以上を表させることにより帯域幅をより効率的に使
用するための人気のある技術となった。
【０００８】本願発明に関連するもう１つの概念が特定
の信号処理製品の出力信号品質を高く確保するという考
え方である。そのような製品の高い出力信号品質を有す
ることが望ましいのは自明であるが、これまで商業的に
成り立ち、こういった製品自体に内蔵され得る出力信号
品質を確認するためのごく簡単な方法というものは開発
されていない。別の言い方をすれば、今日までの送信器
等はシステムレベルでのテストを容易にするべく設計さ
れたあるパターンを生成する能力を有していなかった。
内蔵（テスター）を有することができれば、アクセスが
簡単なので望ましい。しかしながら、商業ベースの製品
に組み込むに十分に単純かつ安価な「テスター」は今ま
で開発されていない。上記から、このような出力信号内
容確認装置またはテスターの欠如が先行技術の欠点およ
び欠陥であることは容易に明らかになるはずである。
【０００９】
【発明の概要】この発明はその上に変調器を有する集積
回路を採用するシステム全体をテストするためのシテス
ムを設けることにより上記の欠点および欠陥を克服する
ことである。テストのためのこのシステムは変調器に連
続的にデータを伝送させるための構造と、こうして連続
的に伝送されたデータに著しい周波数偏移を発揮させる
ための構造とを備える。両方ともこの構造は単一のレジ
スタでよい。このレジスタはまた連続的または交互のパ
ターン、すなわち言い変えれば最大または最小ピーク周
波数偏移を選択するべく設定され得るビットの組を含ん
でもよい。
【００１０】この発明はまたその上に変調器を有する集
積回路を採用するシステム全体をテストするための方法
を提供することによって上記の先行技術の欠点および欠
陥を克服する。テストのための方法は変調器に連続的に
データを伝送させるステップと、このようにして連続的
に伝送されたデータに極ピーク周波数偏移を出させるス
テップとを含む。本願発明の教示に従う方方法の実施例
においては、双方のステップともにレジスタにより行な
われ得る。この発明の教示に従うシステムの場合と同
様、このレジスタは連続的または交互のパターン、すな
わち言い変えれば最大または最小ピーク周波数偏移を選
択するべく設定され得るビットの組を含んでもよい。
【００１１】したがって、本願発明の目的は、特別のデ
ータシーケンスを出力する能力を有するオンチップのＩ
／Ｑ変調器を提供することである。
【００１２】本願発明のもう１つの目的は、特定の集積
回路を採用するシステム全体をテストするための簡単な
システムおよび方法を提供することである。
【００１３】本願発明さらにもう１つの目的は特別な集
積回路を含む装置の工場でのテストを可能または容易に
するテストモードを発生するためのシステムおよび方法
を提供することである。
【００１４】本願発明のより完全な理解および本願のさ
らなる目的および利点のために、ここで添付の図面を参
照して以下に詳細な説明を行なう。
【００１５】
【発明の説明】ここで、図面、特に図１を参照して、本
願発明の教示に従うテストモードサブシステムを含む送
信変調器（包括的に参照番号１０で示される）のブロッ
ク図が示される。動作において、送信変調器１０は直列
データを受けかつこれをシングルエンドのアナログ出力
の直交対に変換する。これらの出力が外部的にＩＦ搬送
波とミックスされかつ加算されて、所望の周波数変調信
号が得られ得る。
【００１６】変調器１０の心臓部はデータ依存のステー
トマシンアドレス発生器１４によりアドレスされかつ一
連の同期ラッチ１６に伴なわれるルックアップＲＯＭ１
２である。バッファ２２、２４に伴なわれる２つの同じ
ＤＡＣ１８、２０がアナログ出力２６、２８を駆動す
る。
【００１７】上に述べたとおり、送信変調器１０はスペ
クトル測定を簡素化するテストモード能力を含む。この
テストモード能力こそが本願発明の焦点でありかつ以下
に詳細に説明される。説明の前に、送信変調器の要件に
関する詳細について述べる。これらの要件は本明細書中
でかつこの時点では、本願発明が採用され得る環境のよ
り良い理解のために説明される。これを理解することは
今度は本願発明の実施例の構造および動作の理解を容易
にすることになる。
【００１８】さらに変調器１０に関連して、変調器１０
が実際に製作されかつ使用の成功実績があることを理解
されたい。したがって、変調器１０の構造および動作に
関するある特定的な詳細が以下に示される。これらの詳
細は例示目的のみのものとして理解されかつ本願発明の
実施例に含まれ得るまたは示されされ得るものを限定す
るものではないことを理解されたい。
【００１９】変調器出力は、ミキサにより外部のＩＦ信
号と適切にミックスされると、ＣＴ２−ＣＡＩスペクト
ル要件に合致するフィルタ処理されたＦＳＫ信号を発生
する。１００ｋＨｚの外部の負の単極ローパスフィルタ
がスプリアス発射を低減するために各出力とミキサとの
間に配置されてもよい。入力から出力への絶対遅延に関
して、実際に組立てられた変調器１０においては、ＴＸ
ＣＬＫの立上がり端縁でビットが受け取られた時間から
対応する出力周波数軌道が始まるまでの公称遅延はＸμ
ｓ±１０８ｎｓ＋Ｙｎｓ（デジタル論理遅延Ｘ＝約１４
μｓ、アナログバッファ遅延Ｙ＝約５００ｎｓ）であ
る。ＩおよびＱ出力への遅延はＤＡＣおよびアナログバ
ッファ伝搬遅延を除いては同じである。この点について
図２に示し、同図では変調器１０に関して望ましいラン
プ（ＲＡＭＰ）アップおよびランプダウン機能を示す。
【００２０】スペクトル要件に関しては、すべてのスペ
クトル要件が、ＭＲＥＦを基準としかつ１００ｋＨＺで
３ｄＢ周波数の単極受動ローパスフィルタによりフィル
タ処理されたＩおよびＱ出力にあてはまる。変調器１０
の実際に組立てられた実施例では、すべてのｄＢ値はＩ
およびＱでの−９ｄＢＶが最終ＲＦ出力では＋１０ｄＢ
ｍを生むいう過程に基づく。隣接するチャネル出力とス
プリアス発射は擬似ランダムデータの定伝送およびフレ
ームフォーマッターのスクランブラ入力でのＡＤＰＣＭ
サイレントコード（すべてが０）に相当するデータの定
伝送の間に測定される。
【００２１】実際に組立てられた変調器１０では、ｏｐ
アンプパワーオンおよびパワーオフ整定時間は最大約１
００μｓｅｃである。
【００２２】実際に組立てられた変調器１０のスペクト
ル要件に関するこの他の詳細についてすぐ下にあるチャ
ートに示す。
【００２３】
【表１】
【００２４】上に述べたとおり、ランプアップおよびラ
ンプダウン要件に関しては、図２が望ましいランプアッ
プおよびランプダウン機能を示す。ＴＸイネーブルがハ
イになった後の最初のビット間隔の間に、Ｑ出力は０か
ら＋１（フルスケール）へのカーブ００を描き、かつＩ
出力は０ＶＡＣにされる。このシーケンスの効果は、外
部のミキサで、この出力が、ＩＦ搬送波周波数の０ＶＡ
Ｃからフルスケールまでランプされるという点である。
【００２５】次にくる発信モードの始めでは、初期位相
オフセットは０でありかつＩおよびＯ出力は入力データ
パターンに依存する。伝送バーストの終りで、伝送デー
タフレームの後にあって予測不可能な、データ｛ｋ＋
１｝ビットが、ビット期間の終りでのＩ出力の０への収
束を保証するために、変調器１０において操作される。
Ｑ出力は同様に２つの位置、すなわち±フルスケールの
うちの１つに収束することが保証される。
【００２６】ランプダウンモードの間に、Ｉ出力が０に
保持されかつＱ出力がそのカーブ００に従い、その±フ
ルスケールのうちその前の値から０にまで変る。イネー
ブル Ｉおよびイネーブル Ｑ制御ビットは、それぞれの
ＤＡＣおよびバッファが可能化される（ハイになる）ま
たは０ボルトを駆動する（ロー）時に表われる。この点
について図２に示す。
【００２７】ＤＡＣの要件に関しては、実際に組立てら
れた変調器１０においては、ＩおよびＱ出力が４．６０
８ＭＨｚで更新された同じＤＡＣによりバッファを通し
て駆動される。
【００２８】ここで変調器１０の機能的な面を説明する
と、変調器１０は直列の入力データ、データクロックお
よび他のより大きなシステムコンポーネントからの伝送
イネーブル信号を受ける。データの実際のフィルタ処理
および変調はＲＯＭに記憶される８つの可能な出力パタ
ーンのうちの１つに入力シーケンスをマッピングするこ
とにより行なわれる。選択されたＲＯＭパターンは２つ
のＤ／Ａに転送されかつオンチップｏｐアンプによりバ
ッファされる。
【００２９】入力データからＲＯＭシーケンスへの変換
は現在のデータビット、前のデータビット、かつ次のデ
ータビットの知識が必要であり、結果として変調器を通
す場合には少くとも１ビットの遅延が存在する。
【００３０】出力スペクトルおよび出力パワーを測定す
る便宜上、連続的伝送を強制するテストモードが設けら
れる。本願発明の教示に従うこのテストモードでは、入
力データはすべて１、すべて０、または交互の１／０に
強制され得る。さらなる詳細については後ほど述べるこ
とにする。
【００３１】動作モードに関しては、変調器１０は６つ
の動作モードを有する。 ・パワーダウン モジュールイネーブル制御レジスタ０
のＴＸ ＭＯＤＥＭＥＮＡＢＬＥビットが０の場合、電
力消費は、変調器内でのクロックが停止しかつＩ、Ｑ、
およびＭＲＥＦ出力が不能化されるので低減される。
【００３２】・サイレント ＴＸ ＭＯＤＥＭ ＥＮＡ
ＢＬＥビットがハイで、ＴＸイネーブル入力がロウの場
合には、変調器クロックは設定されたタイミングの制限
の下に停止し、かつＩ、Ｑ、およびＭＲＥＦアナログ出
力が約ＶＣＣ／２でＡＣ信号を有しないＤＣ出力電圧を
駆動する。アナログドライバーはサイレントモードでは
パワーアップされてピンポンＣＴ２プロトコールの間の
パワーアップ／パワーダウン過渡を低減すべくサイレン
トモードでパワーアップされる。
【００３３】・ランプアップ ＴＸ ＭＯＤＥＭ ＥＮ
ＡＢＬＥビットがハイのときにハイになるＴＸイネーブ
ルにより表わされる変調器にデータのバーストが送られ
る度に、１ビット時間ランプアップシーケンスが生じて
サイレントから伝送モードへの過渡を最小限にする。Ｔ
ＸＣＬＫは関連の論理からのＰＬＬ１１５２クロック出
力に同期される。
【００３４】・伝送 ＴＸイネーブルおよびＴＸ ＭＯ
ＤＥＭ ＥＮＡＢＬＥビットがハイのとき、ランプアッ
プの後にＦＳＫの正常な伝送が進行する。正常な伝送と
はデータビットのいずれかの偶数を含み得る。このモー
ドはスペクトル測定およびテストモードに必要な定伝送
を支持する。ＴＸＣＬＫはＰＬＬ１１５２出力に同期さ
れる。
【００３５】・ランプダウン ＴＸ ＭＯＤＥＭ ＥＮ
ＡＢＬ ビットがハイになる際にロウになるＴＸイネー
ブルにより表わされる、正常伝送が途絶える度に、変調
器は１ビット時間ランプダウンのシーケンスを完了して
伝送からサイレントモードへの遷移における過渡雑音を
最小限にする。ＴＸＣＬＫはＰＬＬ１１５２出力に同期
される。
【００３６】・テストモード 定数１、定数０または交
互の１と０とがサイレントモードをオーバライドしてテ
スト制御レジスタに従い伝送され得る。テストモードで
は、ビットクロックがＴＸＣＬＫを使用する代わりに水
晶発振器周波数を７２ｋＨｚに分けることにより発生す
る。
【００３７】モードの正常なシーケンスはパワーダウ
ン、サイレント、ランプアップ、伝送、ランプダウン、
サイレント、ランプアップ、伝送、ランプダウン、サイ
レント、およびパーワダウンである。
【００３８】さてここで本願発明の伝送変調器テストモ
ードシステムおよび方法を説明すると、先ほども述べた
とおり、オンチップのＩ／Ｑ変調器１０はＩＣを採用す
るシステムのテストを簡素化する特別のデータシーケン
スを出力する能力を有する。実際に組立てられた変調器
１０では、このテストモード能力は図３に示されかつ包
括的に参照番号３０で示されるテスト制御レジスタによ
り発揮される。実際に使用されるレジスタ３０は３ビッ
トを採用し、××××××○○○のデフォルトを有し、
読み出しおよび書込みによりアクセス可能で、ソフトウ
ェアによりセットされ、かつソフトウェアによりクリア
されるかまたはリセットされる。
【００３９】この発明の教示に従い、このレジスタ３０
のビットが変調器１０にすべて１、すべて０または交互
の１０１０のパターンを出力させる。これらのパターン
により周波数偏移の測定が容易となる。本願発明の実際
に組立てられた実施例においては、この偏移テストモー
ドが可能化されると、ＲｘおよびＴｘイネーブルピンが
伝送状態に強制される。加えて、伝送データパターンが
Ｂ／Ｄポートから直接的に入力されることを許容するモ
ードが設けられる。
【００４０】図３に示されるビット位置の各々に関する
さらに詳細な説明を行なう。 ＢＩＴＳ７−３ リザーブド−−書込み動作は０を書込
まなければならない。読み出しは中間値を返す。読み出
し−修正−書込み動作で、読み出された値を再び書込み
得る。
【００４１】ＢＩＴ２ 偏移テストイネーブル−−設定
されると、変調器１０はテストモードにエントリーし、
連続的にデータを伝送する。データ内容はテスト制御レ
ジスタ３０のビット［１：０］により決定される。ＴＸ
ＣＬＫ信号が７２ｋＨｚまで分割された従来技術の水
晶発振器により供給される。従来技術のフレームフォー
マッタからのＴＸイネーブル、ＴＸ ＣＬＫ、およびＴ
Ｘデータ入力は無視される。テストイネーブルビットが
フレームフォーマッタにまで送られ、それによりＴＸ／
ＲＸイネーブルピンを介して外部の回路が制御され得
る。クリアされると、変調器は正常に動作し、ＴＸ Ｃ
ＬＫ、ＴＸイネーブル、およびＴＸＤＡＴＡをフレーム
フォーマッタから受ける。
【００４２】ＢＩＴＳ［１：０］ テストモード［１：
０］−−偏移テストイネーブルがハイの場合、テストモ
ードビットは連続データ伝送パターンを選択する。静止
データ伝送は最大ピーク周波数偏移を発生すると意図さ
れる。交互の１と０（１０１０１０１０…）の伝送は最
小ピーク周波数偏移を発生すると意図される。交互のデ
ータを伝送する際に、送られる最初のビットは１であ
る。加えて、データパターンはＢ／Ｄポートから直接的
に入力され得る。図４は本願発明の実際に組立てられた
実施例におけるビットと出力の関係を示す。
【００４３】本願発明の実施例の使用について当業者の
理解をより進めて行くために、伝送変調器またはモデム
１０を含む集積回路のブロック図を図５および図６に示
す。図５、図６および８は図５および図６のＩＣがどの
ようにしてコードレス電話送受器および本体内に組込ま
れ得るかを示す。図５−８のすべておよびそれら図面に
示される各素子についてこれらが関連する様々な場合に
ついて適宜説明する。これらの図面は本願発明の実施例
が実際の商業ベースの製品内にいかにして組込まれ得る
かということを説明しているので重要でありかつしたが
って、本願内に含まれている。
【００４４】上記に鑑み、当業者は本願発明の構造およ
び動作について十分理解したはずである。当業者はまた
信号を処理する商業ベースの製品のための内蔵テスタを
設けることにより先行技術のある種の欠点および欠陥が
どのようにして本願により克服されるかを理解するはず
である。より詳細には、本願発明は特別のデータシーケ
ンスを出力する能力を有するオンチップのＩ／Ｑ変調器
を提供する。本願発明の実施例は大変単純でありかつま
たある種の商業ベースの製品の出力信号のスペクトル量
を確認するのに大変効果的である。
【００４５】上記の教示を考慮して、明らかに様々な修
正および変更が可能である。したがって、先行の特許請
求の範囲を逸脱することなく、本明細書中に特定的に記
載したものとは違う態様でも実施され得る。
【図面の簡単な説明】
【図１】本願発明の教示に従うテストモードサブシステ
ムを含む伝送変調器のブロック図である。
【図２】図１に示される伝送変調器のための望ましいラ
ンプアップおよびランプダウン機能を示す図である。
【図３】本願発明の実施例において採用され得るレジス
タのブロック図である。
【図４】本願発明の実施例において可能なビットシーケ
ンスおよび出力を示すチャート図である。
【図５】本願発明の実施例を含む集積回路（ＩＣ）のブ
ロック図である。
【図６】本願発明の実施例を含む集積回路（ＩＣ）のブ
ロック図である。
【図７】図５のＩＣが装備されているコードレス電話の
送受器のブロック図である。
【図８】図５のＩＣが装備されているコードレス電話の
本体装置のブロック図である。
【符号の説明】
１２… ルックアップＲＯＭ １４… データ依存ステートマシンアドレス発生器 １６… 同期ラッチ ２２、２４ バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・ウィリアム・ピーターソン アメリカ合衆国、78737 テキサス州、オ ースティン、ブラフ・トレイル、ボック ス・51・ピィ、アール・アール・６ (72)発明者 斉藤 真 東京都港区港南１−７−４ (72)発明者 デイル・イー・グリック アメリカ合衆国、78748 テキサス州、オ ースティン、フェスタス・ドライブ、3122 (72)発明者 野々垣 勝 東京都港区港南１−７−４ (72)発明者 飯村 俊昭 東京都港区港南１−７−４

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 その上に変調器を有する集積回路を採用
    するシステム全体において、前記システム全体をテスト
    するためのシステムであって、 前記変調器に連続的にデータを伝送させるための手段
    と、 前記連続的に伝送されたデータに極ピーク周波数偏移を
    出させる手段とを含む、システム。
  2. 【請求項２】 前記変調器に連続的にデータを伝送させ
    る手段および前記連続的に伝送されたデータに極ピーク
    周波数偏移を出させる手段の双方がレジスタを含む、請
    求項１に記載のシステム。
  3. 【請求項３】 前記レジスタが前記変調器に連続的にデ
    ータを伝送させるべく設定され得るビットを含む、請求
    項２に記載のシステム。
  4. 【請求項４】 前記レジスタがデータの内容を決定する
    べく設定され得るビットの組をさらにを含む、請求項３
    に記載のシステム。
  5. 【請求項５】 前記ビットの組が連続的データ伝送パタ
    ーンを選択すべく設定され得る、請求項４に記載のシス
    テム。
  6. 【請求項６】 前記ビットの組が交互のデータ伝送パタ
    ーンを選択すべく設定され得る、請求項５に記載のシス
    テム。
  7. 【請求項７】 前記連続的に伝送されるデータに極ピー
    ク周波数偏移を出させる前記手段が前記連続的に伝送さ
    れたデータに最大ピーク周波数偏移と最小ピーク周波数
    偏移とを出させるための手段を含む、請求項１に記載の
    システム。
  8. 【請求項８】 その上に変調器を有する集積回路を採用
    するシステム全体をテストするための方法であって、 前記変調器に連続的にデータを伝送させるステップと、 前記連続的に伝送されたデータに極ピーク周波数偏移を
    出させるステップとを含む、方法。
  9. 【請求項９】 前記変調器に連続的にデータを伝送させ
    るステップおよび前記連続的に伝送されたデータに極ピ
    ーク周波数偏移を出させるステップが双方ともにレジス
    タにより行なわれる、請求項８に記載のシステム。
  10. 【請求項１０】 前記レジスタが前記変調器に連続的に
    データを伝送させるべく設定され得るビットを含む、請
    求項９に記載の方法。
  11. 【請求項１１】 前記レジスタがデータの内容を決定す
    べく設定され得るビットの組をさらに含む、請求項１０
    に記載の方法。
  12. 【請求項１２】 前記ビットの組が連続的伝送パータン
    を選択すべく設定され得る、請求項１１に記載の方法。
  13. 【請求項１３】 前記ビットの組が交互の伝送パータン
    を選択すべく設定され得る、請求項１２に記載の方法。
  14. 【請求項１４】 前記連続的に伝送されたデータに極ピ
    ーク周波数偏移を出させる前記ステップが前記連続的に
    伝送されたデータに最大ピーク周波数偏移と最小ピーク
    周波数偏移とを出させるステップとを含む、請求項８に
    記載の方法。
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