JPH0641966B2 - パタ−ン発生装置 - Google Patents

パタ−ン発生装置

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JPH0641966B2
JPH0641966B2 JP59027643A JP2764384A JPH0641966B2 JP H0641966 B2 JPH0641966 B2 JP H0641966B2 JP 59027643 A JP59027643 A JP 59027643A JP 2764384 A JP2764384 A JP 2764384A JP H0641966 B2 JPH0641966 B2 JP H0641966B2
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Description

【発明の詳細な説明】 この発明は論理回路を試験する場合に用いられ、被試験
論理回路に対する試験データやその試験データの入力に
もとずく出力に対する正しい値、つまり期待値とを発生
するパターン発生装置に関する。
≪従来技術≫ 論理回路の集積が高くなり、論理深度が深くなると100
％の不良検出を確保する試験パターンの生成が困難とな
る。この問題を解決する方法としてLSSD手法を用いた設
計が提案されている。これは論理回路内のフリップフロ
ップを試験の際に直列に接続し、その直列接続されたフ
リップフロップに対して試験パターンを直列に入力し、
その後、論理回路の動作を１クロック進め、その状態に
おいて前記直列接続されたフリップフロップの状態を直
列に読出すと共に新たなデータを順次入れてをゆくこと
により論理回路の全体をテストするものである。
このようなLSSD手法で設計された論理回路に対する試験
パターンは、例えば第１図に示すように、プログラムカ
ウンタの計数値に対して発生する試験パターンは、被試
験論理回路の端子ピンが０番乃至255番の場合、１ワー
ドが256ビツトよりなり、プログラムカウンタの計数値
０で被試験論理回路内部の初期化を行うための設定パタ
ーンａ１が読出され、プログラムカウンタの計数値１に
おいてはこの直列接続されたフリップフロップに入力す
るためのデータパターンｂ１が設けられ、順次そのデー
タのパターンｂ２、ｂ３……が続き、その後プログラム
カウンタの計数値６では被試験論理回路の論理動作を１
クロック進めるためのパターンａ２が設けられる。その
後、再び各フリップフロップに入力するためのパターン
及びその結果に対する期待値のパターンが入った試験パ
ターンｂ６、ｂ７……が順次ある。先に述べたように、
被試験論理回路内のフリップフロップが直列に接続さ
れ、その直列接続の一端が接続された入力端子ピンはビ
ットＰ(番)であり、そのフリップフロップの直列接続の
他端が接続された出力ピンはビットＰ＋１(番)であり、
従って試験パターンｂ１ｂ２……の各ワード中のビット
ＰとＰ＋１のみが変化するデータであり、他の254ビッ
トは同一のデータである。即ち、このデータパターン部
分ｂ１ｂ２……はランダムに変化する部分ＰとＰ＋１が
あるため、これを適当に圧縮することはできない。
なお例えばデータパターンｂ１〜ｂ５を入力した後、次
のデータパターンｂ６ｂ７……を入力する際には、パタ
ーンａ２による前の論理動作の結果が出力される端子ピ
ンＰ＋１に対する期待値がビットＰ＋１に与えられてい
る。被試験論理回路の論理深度が深くなる従ってその試
験の際に直列接続されたフリップフロップの長さも長く
なり、従って試験データパターンの記憶されている部分
における同一パターンのビットの量が著しく多くなる。
しかもその直列接続のフリップフロップの長さも長くな
り、かつ試験データとしても各種のものを入力する必要
があり、このためその試験パターン長が長くなり、従来
のパターン発生装置に記憶している試験パターンメモリ
内にすべての必要とする試験パターンを記憶しているこ
とが困難となり、このため分割して試験パターンをパタ
ーンファイルから試験パターンメモリ内に転送し、１回
の転送が終るごとに試験を行い、それが終ると再びその
パターンファイルから続きの試験パターンを転送して試
験をするようなことを行っていた。この場合パターンフ
ァイルから試験パターンを転送するためにかなりの時間
がかかり、被試験論理回路に対する試験時間が全体とし
て長くなる欠点があった。
≪発明の概要≫ この発明の目的は前述のLSSD手法を用いた論理回路に対
する試験パターンのように、その一部が変化するがその
他の大部分は同一であるようなパターンを発生する場合
にパターンメモリの容量を全体として著しく少なくする
ことができるパターン発生装置を提供するものである。
この発明によれば試験されるべき論理回路の一部の端子
ピンに与える試験パターンは第１メモリに格納してお
き、第１メモリはアドレスポインタによってアドレス指
定されて読出される。一方被試験論理回路の各端子ピン
ごとの試験パターンと、アドレスポインタのインクリメ
ント指示パターンと、第１メモリの読出し出力を有効に
するか否かの制御パターンとを第２メモリに記憶してお
き、その第２メモリはアドレス制御回路によって読出
し、第２メモリから読出された第１メモリの出力を有効
とするか否かの制御パターンと第１メモリの読出し出力
との論理積をとり、その論理積出力と第２メモリの各端
子ピンごとに試験パターンの読出し出力と対応するもの
との論理和ををとって出力する。
このようにして第１メモリとしてはそのアドレス方向の
深さが長いが、１ワードのビット数の小さなものを用い
てそのアドレスをアドレスポインタにより次々変化させ
て読出すが、第２メモリに対するアドレスの変化は第１
メモリのアドレス変化より少なく、第２メモリの同一ア
ドレスから読出されたものと、第１メモリの順次異なる
アドレスから読出されたものとの論理和をとって次々新
しい試験パターンを発生する。
≪実施例≫ 第２図はこの発明によるパターン発生装置の実施例を示
し、アドレス制御回路11からアドレスを発生して試験パ
ターンメモリ12、インクリメント指示パターンメモリ1
3、出力有効制御パターンメモリ14に対して共通に読出
しアドレスを与える。またこれと共にアドレスポインタ
15に対する設定を行う。このアドレスポインタ15は部分
パターンメモリ16に対するアドレス指定を行う。パター
ンメモリ12は第３図に示すように被試験論理回路のすべ
ての端子ピンに対応した試験パターンを格納しておき、
従って被試験論理回路の端子ピンが256であれば、１ワ
ードは０番乃至255番ビットで構成され、かつこには第
１図の場合についていえばすべての端子ピンに有効な試
験データパターンを与えるような試験パターンａ１ａ２
……の他に次に示す試験パターンを設ける。すなわち試
験パターンａ１ａ２の間に一部のビットのみが変化する
試験パターンがある場合、その試験パターンの変化する
部分のみ、第１図の例ではビットＰとＰ＋１のみに０を
それぞれ与え、その他はフリップフロップを直列接続す
るデータとしたパターンｃ１とする。このパターンｃ１
を試験パターンａ１ａ２……に対して交互に挿入し、こ
のような試験パターン配列がパターンメモリ12に記憶さ
れている。
またインクリメント指示パターンメモリ13にはアドレス
ポインタ15をインクリメントするか否かを示すパターン
が記憶されており、各ワードは１ビット与えられ、部分
メモリ16の次の読出しをインクリメントして行うか否か
を示すデータが記憶される。
一方出力有効制御パターンメモリ14には部分パターンメ
モリ16から読出されたデータを有効とするか否かを決定
するデータが記憶されている。そのメモリ14の読出し出
力は部分パターンメモリ16の出力とアンド回路17で論理
積がとられる。メモリ16の出力を有効とする場合は論理
１をメモリ14に記憶してある。
このアンド回路17の出力とパターンメモリ12の出力の対
応するものとがオア回路18で論理和がとられる。この場
合この実施例においてはパターンメモリ12より読出され
たビットＰ及びＰ＋１の位置に部分パターンメモリ16か
ら読出しされた２ビットとそれぞれ論理和がとられるよ
うにされるが、その論理和をとるべきビット位置を必要
に応じて変更したい場合は、ピン選択回路19においてア
ンド回路17の出力を、パターンメモリ12の出力に対して
論理和をとるべき位置を入れ替えるようにすることがで
きる。
部分パターンメモリ16には第１図の例においては試験パ
ターンの一部データのみが変化するパターンｂ１ｂ２…
…についてのみ記憶され、第１図においてパターンａ１
とａ２との間のパターンｂ１乃至ｂ５のデータが変化す
る部分、即ちビットＰ及びＰ＋１のみのデータを１ａ
と、次のパターンａ２乃至ａ３間のパターンｂ２……ｂ
１０の変化データ部分だけのデータを１ｂと……以下同
様にすると第４図に示すように１ａ、１ｂ、１ｃ……と
順次１ワード２ビットで構成される。
第３図及び第４図からも理解されるようにビットＰ及び
Ｐ＋１を０とした試験パターンｃ１を、第１図における
ｂ１乃至ｂ５を読出す回数、この例では５回だけ繰返し
て読出すまでパターンメモリ12のアドレスを更新せず、
この間、部分パターンメモリ16のアドレスを更新してゆ
けばよく、従ってインクリメント指示パターンメモリ13
の記憶は第５図に示すように試験パターンメモリ12中の
パターンｃ１に対応したアドレス位置部分は１となり、
その他の部分は０とされる。またパターンｃ１が読出さ
れているときにパターンメモリ12の出力と部分パターン
メモリ16から読出した出力との論理和をとることにな
る。従って有効制御パターンメモリ14の記憶内容は第６
図に示すようにパターンｃ１が記憶されている部分が１
となり、その他の部分は０となる１ビットパターンメモ
リとなる。
第７図に示すようにアドレス制御回路11からプログラム
カウンタが0,1,2,3,……と順次進むに従ってメモリ12乃
至14を制御するアドレス21は第７図に示すように0,1,1,
1,1,1,2,3,3,……と変化する。またこの例においては最
初にプログラムカウンタが０になった時にアドレス制御
回路11からアドレスポインタ15に対して第７図に示すよ
うに０を設定し、アドレスポインタ15は０となってい
る。プログラムカウンタの歩進に従ってアドレス21は先
に述べたように最初０であって、メモリ13、14の出力13
a,14aはそれぞれ０が出力され、またアドレスポインタ1
5の出力15aはその初期設定によって０が出力される。
プログラムカウンタが１となってアドレス21が１となる
とメモリ13から１が出力され、次にプログラムカウンタ
が進んだ時はアドレスポインタ15はインクリメントされ
る。またこの際に有効制御パターンメモリ14の出力14a
は１であって、この時アドレスポインタ15によってアド
レス指示されて読出された部分パターンメモリ16の出力
はアンド回路17を通り、オア回路18においてパターンメ
モリ12から読出された試験パターンｃ１中のビットＰ１
及びＰ＋１との論理和がとられてパターンデータとして
出力される。
プログラムカウンタが２になるとその前に出力されたメ
モリ13よりのインクリメント指示が１であったため、ア
ドレスポインタ15は＋１されて出力15aは１となり、部
分パターンメモリ16のアドレス１が読出され、この時、
メモリ14の出力14aが１であって部分パターンメモリ16
の出力がパターンメモリ12の出力と論理和される。プロ
グラムカウンタが５まではアドレス21で１あって同様の
ことが繰返えされる。この間プログラムカウンタが１歩
進するごとにアドレスポインタ15の出力15aが１歩進し
て行く。
プログラムカウンタが６になるとアドレス21は２とな
り、メモリ12,13,14はそれぞれパターンａ２、インクリ
メント指示は０、読出し有効制御は０を出力する。しか
しその前にインクリメント指示は１であったためアドレ
スポインタ15の出力15aはインクリメントされて５とな
っている。読出し有効制御パターン出力14aは０であ
り、アンド回路17の出力は０であり、パターンメモリ12
からはアドレス２が指定されてパターンａ２が読出され
これがこの装置の出力となる。プログラムカウンタが７
になるとアドレス21が３となってパターンｃ１が読出さ
れ、この時インクリメント指示パターン出力13aはその
前が０であったためアドレスポインタ15の出力15aはそ
の前の値５を保持し、このアドレスによって部分パター
ンメモリ16が読出され、この時読出し有効制御パターン
出力14aは１であってアンド回路17を通じてこれがパタ
ーンメモリ12から読出されたパターンｃ１と論理和がと
られて出力される。以下同様に動作する。
このようにこの実施例によれば、インクリメント指示パ
ターン13と、読出し有効制御パターンメモリ14とが設け
られ、これらはそれぞれ１ビットであり、これがパター
ンメモリ12に対して付加されるのみであり、これらはパ
ターンメモリ12と共通のアドレス21で読出され、従って
これらのメモリ12,13,14は一つのメモリとして構成する
ことができる。つまり被試験論理回路の端子ピンの数に
対して２ビット付加したビット数を１ワードとしたメモ
リを使用することによってメモリ12,13,14を１つのメモ
リとして構成することができる。第１図におけるビット
Ｐ及びＰ＋１のみが変化する部分を省略し、その替りに
１ワードのパターンｃ１を設けれはよく、これらメモリ
12乃至14の深さを第１図に比べて充分浅くすることがで
きる。
一方部分パターンメモリ16としてはこの例では２ビット
でよいためその深さが深くても全体としての記憶容量は
僅かなもので済む。しかもこれらにおいてメモリとして
無駄に使用される部分はごく僅かであり、従ってメモリ
を有効に使用でき、長いパターンの発生の場合において
もパターンファイルからこれらメモリ12乃至14及びび部
分メモリ16に対して一度に転送して試験をすることがで
き、分割転送して部分的に試験することを繰返す必要が
なく、それだけ試験時間を短かくすることができる。ま
た一度に転送できない場合でも従来の装置に比べて分割
転送の回数が少ないため試験時間を短くすることができ
る。
この発明は先に述べたようなLSSD手法を用いた論理回路
に対する試験パターンを発生するのみならず、例えばサ
ブルーチンを使用した場合にそのサブルーチンに引渡す
データを抽出して部分パターンメモリ16に記憶してお
き、サブルーチンへ移るごとに一部のデータを変更して
パターンを発生することも可能である。より具体的に言
うならば被試験論理回路に対して或るレジスタに対して
第１データａを入れ、他のレジスタに対して第２データ
ｂを入れ、これらレジスタのデータａとｂとを加算し、
その結果が正しいかどうかを、そのデータａ、ｂを種々
に変えて繰返し演算テストすることが考えられる。この
場合加算テストということでこれがサブルーチンへ飛
び、そのサブルーチンにおいては第１レジスタへ第１デ
ータを入れ、第２レジスタへ第２データを入れ、更にそ
れらデータを加算し、その結果を第３レジスタへ入れ、
その後主ルーチンへ戻るというようなサブルーチンと
し、このサブルーチンにおける第１レジスタに入れる第
１データ、第２レジスタに入れる第２データ、更にその
加算結果の期待値をそれぞれ部分パターンメモリに順次
入れておき、サブルーチンに飛ぶごとに部分パターンメ
モリをアドレス三つ分順次読出し、その読出したものと
パターンメモリ13に記憶されているサブルーチンの対応
する命令との論理和をとって試験パターンとして出力す
る。この間読出し有効制御パターンメモリの出力は１と
され、またアドレスポインタをインクリメントする指示
パターンメモリの出力も１とされる。このようにしてサ
ブルーチンにおいてデータ以外の部分は常に同一であ
り、そのデータ部分を部分パターンメモリ16に入れてお
くことによって全体としてのメモリ容量を少なくするこ
とができる。
≪効 果≫ 以上述べたようにこの発明によれば被論理試験回路に対
するパターンのうち一部の端子ピンに対するパターンの
みが変化し他の端子ピンに対するパターンは繰返しであ
るようなパターンの発生を行う場合に、その一部の変化
するパターンを部分パターンメモリに記憶し、これと対
応し、パターンメモリのパターンのビットを０としてお
くことによってその部分は全く同一の試験パターンとな
り、従って繰返しのパターン圧縮が可能となりパターン
メモリを著しく有効に使用することができ、少ない記憶
容量で長い試験パターンを発生することができ、従って
試験パターンをパターンファイルから分割して転送し、
これにつきテストをした後、またパターンファイルより
試験を転送してテストを行うような分割試験をするとい
う制約が緩和され試験時間を短縮することが可能とな
る。
【図面の簡単な説明】
第１図は従来のパターン発生装置におけるパターンメモ
リの記憶状態の例を示す図、第２図はこの発明によるパ
ターン発生装置の一例を示すブロック図、第３図はその
パターンメモリ12の記憶内容の例を示す図、第４図は部
分パターンメモリ16の記憶内容の例を示す図、第５図は
インクリメント指示パターンメモリ13の記憶状態を示す
図、第６図は読出し有効制御パターンメモリ14の記憶状
態の例を示す図、第７図はこの装置の動作による各部の
出力の状態を示す図である。 11：アドレス制御部回路 12：パターンメモリ 13：インクリメント指示パターンメモリ 14：読出し有効制御パターンメモリ 15：アドレスポインタ 16：部分パターンメモリ 19：ビット選択回路

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一部の端子ピンと対応する試験パターンを
    格納する第１メモリと、 その第１メモリの読出しアドレスを指定するアドレスポ
    インタと、 被試験論理回路の各端子ピンごとの試験パターンと、上
    記アドレスポインタのインクリメント指示パターンと、
    上記第１メモリの読出し出力の有効性を制御する制御パ
    ターンとを格納する第２メモリと、 その第２メモリの読出しアドレスを発生するアドレス制
    御回路と、 上記第１メモリの読出し出力と上記第２メモリから読出
    された有効ビットとの論理積をとり、その論理積の結果
    と、上記第２メモリの各端子ピンごとの試験パターンの
    読出し出力中の上記一部の端子と対応するものとの論理
    和をとり、これと、上記読出した各端子ピンごとの試験
    パターン中の上記一部の端子ピン以外と対応するものと
    を同時に出力する手段とを具備するパターン発生装置。
JP59027643A 1984-02-15 1984-02-15 パタ−ン発生装置 Expired - Lifetime JPH0641966B2 (ja)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3676377D1 (de) * 1985-01-31 1991-02-07 Hitachi Ltd Generator fuer testmuster.
JPH0750159B2 (ja) * 1985-10-11 1995-05-31 株式会社日立製作所 テストパタ−ン発生装置
JPS62195572A (ja) * 1986-02-21 1987-08-28 Mitsubishi Electric Corp 半導体テスト装置
CA1259680A (en) * 1986-05-06 1989-09-19 Mosaid Technologies Inc. Digital signal scrambler
DE3752280T2 (de) * 1986-07-30 2000-02-03 Hitachi, Ltd. Mustergenerator
US4857774A (en) * 1986-09-19 1989-08-15 Actel Corporation Testing apparatus and diagnostic method for use with programmable interconnect architecture
US4875210A (en) * 1988-01-06 1989-10-17 Teradyne, Inc. Automatic circuit tester control system
JP2609284B2 (ja) * 1988-05-10 1997-05-14 株式会社日立製作所 分散形タイミング信号発生装置
JPH0812230B2 (ja) * 1988-09-06 1996-02-07 株式会社日立製作所 Ｉｃ試験装置
JPH0255331U (ja) * 1988-10-11 1990-04-20
DE8912205U1 (de) * 1989-10-13 1990-02-01 Schiwek, Peter, Dipl.-Ing., 7812 Bad Krozingen Wiederbefüllbare Sprühdose, die mit Druckluft betrieben wird
US5285453A (en) * 1990-12-28 1994-02-08 International Business Machines Corporation Test pattern generator for testing embedded arrays
JP2602997B2 (ja) * 1991-01-18 1997-04-23 株式会社東芝 パターン発生器
EP0580339B1 (en) * 1992-07-21 1998-12-09 Advanced Micro Devices, Inc. Modulators test systems
US5717695A (en) * 1995-12-04 1998-02-10 Silicon Graphics, Inc. Output pin for selectively outputting one of a plurality of signals internal to a semiconductor chip according to a programmable register for diagnostics
US6032275A (en) * 1996-01-12 2000-02-29 Advantest Corp. Test pattern generator
KR100238933B1 (ko) * 1996-01-12 2000-03-02 오우라 히로시 시험 패턴 발생기
DE19781563C2 (de) * 1996-11-29 2001-02-15 Advantest Corp Mustergenerator
US6049901A (en) * 1997-09-16 2000-04-11 Stock; Mary C. Test system for integrated circuits using a single memory for both the parallel and scan modes of testing
US6154865A (en) * 1998-11-13 2000-11-28 Credence Systems Corporation Instruction processing pattern generator controlling an integrated circuit tester

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3783254A (en) * 1972-10-16 1974-01-01 Ibm Level sensitive logic system
US3873818A (en) * 1973-10-29 1975-03-25 Ibm Electronic tester for testing devices having a high circuit density
JPS5247344A (en) * 1975-10-13 1977-04-15 Advantest Corp Pattern generating equipment
JPS5360122A (en) * 1976-11-10 1978-05-30 Nippon Telegr & Teleph Corp <Ntt> Test pattern generator
US4313200A (en) * 1978-08-28 1982-01-26 Takeda Riken Kogyo Kabushikikaisha Logic test system permitting test pattern changes without dummy cycles
JPS5585265A (en) * 1978-12-23 1980-06-27 Toshiba Corp Function test evaluation device for integrated circuit
FR2498849B1 (fr) * 1981-01-26 1986-04-25 Commissariat Energie Atomique Generateur de signaux logiques combines
JPS5861629A (ja) * 1981-10-09 1983-04-12 Hitachi Ltd ビツトパタ−ン発生装置
JPS58137058A (ja) * 1982-02-06 1983-08-15 Hitachi Ltd テストパタ−ン自動生成方法および装置
JPS58148977A (ja) * 1982-03-02 1983-09-05 Nec Corp 論理回路試験方式
JPS5994086A (ja) * 1982-11-19 1984-05-30 Advantest Corp 論理回路試験装置
US4571724A (en) * 1983-03-23 1986-02-18 Data I/O Corporation System for testing digital logic devices
US4550406A (en) * 1983-06-14 1985-10-29 Everett/Charles Test Equipment, Inc. Automatic test program list generation using programmed digital computer

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