JPH0619723B2 - 二重化プロセッサシステム - Google Patents
二重化プロセッサシステムInfo
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- JPH0619723B2 JPH0619723B2 JP62333685A JP33368587A JPH0619723B2 JP H0619723 B2 JPH0619723 B2 JP H0619723B2 JP 62333685 A JP62333685 A JP 62333685A JP 33368587 A JP33368587 A JP 33368587A JP H0619723 B2 JPH0619723 B2 JP H0619723B2
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- signal
- control
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、二重化されたプロセッサと、これらの二重化
されたプロセッサの一方を主系に他方を従系にするため
の制御許可信号を出力する二重化制御装置とからなる二
重化プロセッサシステムに関し、更に詳しくは、二重化
制御装置をシステムから取り外して動作させたり、１つ
のプロセッサで動作させることが容易に行なえるように
した二重化プロセッサシステムに関する。
されたプロセッサの一方を主系に他方を従系にするため
の制御許可信号を出力する二重化制御装置とからなる二
重化プロセッサシステムに関し、更に詳しくは、二重化
制御装置をシステムから取り外して動作させたり、１つ
のプロセッサで動作させることが容易に行なえるように
した二重化プロセッサシステムに関する。
（従来の技術） 第３図は、従来の二重化プロセッサシステムの構成を示
す概念図である。図において、ＰＣ１，ＰＣ２は二重化
されたプロセッサ、ＤＣは二重化制御装置であって、互
いに排他的な値を持つＩ／Ｏ制御信号を各プロセッサＰ
Ｃ１，ＰＣ２に対して出力するように構成されている。
ＳＷは、手動スイッチで、二重化制御装置ＤＣを保守す
るような場合に、二重化されたプロセッサＰＣ１，ＰＣ
２のうちの主系とする方のプロセッサに制御信号を与え
るために用意されている。
す概念図である。図において、ＰＣ１，ＰＣ２は二重化
されたプロセッサ、ＤＣは二重化制御装置であって、互
いに排他的な値を持つＩ／Ｏ制御信号を各プロセッサＰ
Ｃ１，ＰＣ２に対して出力するように構成されている。
ＳＷは、手動スイッチで、二重化制御装置ＤＣを保守す
るような場合に、二重化されたプロセッサＰＣ１，ＰＣ
２のうちの主系とする方のプロセッサに制御信号を与え
るために用意されている。
二重化制御装置ＤＣは、プロセッサＰＣ１，ＰＣ２の動
作を監視しており、一方のプロセッサを主系、他方のプ
ロセッサを従系とするようにＩ／Ｏ制御信号ＩＯＣＥ
１，ＩＯＣＥ２を出力すると共に、主系のプロセッサが
ダウンすると、従系のプロセッサが直に主系のプロセッ
サとなるように切替えられるように、各種のデータの転
送を行っている。
作を監視しており、一方のプロセッサを主系、他方のプ
ロセッサを従系とするようにＩ／Ｏ制御信号ＩＯＣＥ
１，ＩＯＣＥ２を出力すると共に、主系のプロセッサが
ダウンすると、従系のプロセッサが直に主系のプロセッ
サとなるように切替えられるように、各種のデータの転
送を行っている。
（発明が解決しようとする問題点） このように構成される従来の二重化プロセッサシステム
においては、二重化制御装置が故障等の理由で保守を行
なう場合、これをシステムから取り外すことになるが、
取り外しに先立って手動スイッチＳＷを強制的にどちら
かのプロセッサが主系となるように操作する必要があ
る。このことは、手動スイッチを操作するのを忘れたよ
うな場合、どちらのプロセッサも動作しない場合が起こ
り得ると言う問題点がある。
においては、二重化制御装置が故障等の理由で保守を行
なう場合、これをシステムから取り外すことになるが、
取り外しに先立って手動スイッチＳＷを強制的にどちら
かのプロセッサが主系となるように操作する必要があ
る。このことは、手動スイッチを操作するのを忘れたよ
うな場合、どちらのプロセッサも動作しない場合が起こ
り得ると言う問題点がある。
本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、従来システムにあった手動スイッチを無く
し、二重化制御装置や、二重化されたプロセッサのいず
れか一方をシステムから取り外す場合に、特別な操作を
必要としない二重化プロセッサシステムを実現すること
にある。
の目的は、従来システムにあった手動スイッチを無く
し、二重化制御装置や、二重化されたプロセッサのいず
れか一方をシステムから取り外す場合に、特別な操作を
必要としない二重化プロセッサシステムを実現すること
にある。
（問題点を解決するための手段） 前記した問題点を解決する本発明は、 二重化された第１，第２のプロセッサと、これらの二重
化された第１，第２のプロセッサの一方を主系に他方を
従系にするための制御許可信号を出力する二重化制御装
置とからなる二重化プロセッサシステムであって、 前記二重化制御装置は、前記第１，第２のプロセッサの
一方を主系、他方を従系とする制御許可信号（ＩＯＣＥ
１，ＩＯＣＥ２）と、当該二重化制御装置の有無及びま
たは正常／異常を示すレディ信号（ＤＸＲＤＹ）を出力
する制御部を備え、 前記第１，第２のプロセッサは、電源投入時及び前記レ
ディ信号（ＤＸＲＤＹ）がアクテブの時クリアされるフ
リップフロップと、 前記制御許可信号（ＩＯＣＥ１，ＩＯＣＥ２）及びレデ
ィ信号（ＤＸＲＤＹ）がすべてインアクテブのあること
を検出し、第１，第２のプロセッサのどちらかを識別す
る実装位置信号（ＳＬＯＴ１，ＳＬＯＴ２）がある値と
一致したときに限って、その状態の継続時間を計測し、
所定の時間継続した場合、前記フリップフロップをセッ
トする主系決定制御手段と、 自身の内部状態が正常のときアクテブとなるレディ信号
（ＲＤＹ１，ＲＤＹ２）がアクテブで、相手のプロセッ
サの主系，従系を決定する制御許可信号（ＩＯＣＥ２又
はＩＯＣＥ２）がインアクテブで、レディ信号（ＤＸＲ
ＤＹ）がインアクテブの時、又は、前記フリップフロッ
プがセットされているとき自身の主系、従系を決定する
制御許可信号（ＩＯＣＥ１又はＩＯＣＥ２）をアクテブ
にするドライバとを備えて構成される。
化された第１，第２のプロセッサの一方を主系に他方を
従系にするための制御許可信号を出力する二重化制御装
置とからなる二重化プロセッサシステムであって、 前記二重化制御装置は、前記第１，第２のプロセッサの
一方を主系、他方を従系とする制御許可信号（ＩＯＣＥ
１，ＩＯＣＥ２）と、当該二重化制御装置の有無及びま
たは正常／異常を示すレディ信号（ＤＸＲＤＹ）を出力
する制御部を備え、 前記第１，第２のプロセッサは、電源投入時及び前記レ
ディ信号（ＤＸＲＤＹ）がアクテブの時クリアされるフ
リップフロップと、 前記制御許可信号（ＩＯＣＥ１，ＩＯＣＥ２）及びレデ
ィ信号（ＤＸＲＤＹ）がすべてインアクテブのあること
を検出し、第１，第２のプロセッサのどちらかを識別す
る実装位置信号（ＳＬＯＴ１，ＳＬＯＴ２）がある値と
一致したときに限って、その状態の継続時間を計測し、
所定の時間継続した場合、前記フリップフロップをセッ
トする主系決定制御手段と、 自身の内部状態が正常のときアクテブとなるレディ信号
（ＲＤＹ１，ＲＤＹ２）がアクテブで、相手のプロセッ
サの主系，従系を決定する制御許可信号（ＩＯＣＥ２又
はＩＯＣＥ２）がインアクテブで、レディ信号（ＤＸＲ
ＤＹ）がインアクテブの時、又は、前記フリップフロッ
プがセットされているとき自身の主系、従系を決定する
制御許可信号（ＩＯＣＥ１又はＩＯＣＥ２）をアクテブ
にするドライバとを備えて構成される。
（作用） 第１，第２のプロセッサ及び二重化制御装置のいずれも
が正常である場合、二重化制御装置は一方の制御許可信
号（ＩＯＣＥ１）をアクテブとし、一方、プロセッサ
（ＰＣ１）が主系となり、他方の制御許可信号（ＩＯＣ
Ｅ２）をインアクテブとして、他方のプロセッサ（ＰＣ
２）を従系とする。二重化制御装置が取り外されると、
プロセッサＰＣ内のＩＯＣＥ出力のための論理回路が働
きＩＯＣＥ１またはＩＯＣＥ２がアクテブとなり、いず
れかのプロセッサが主系として動作を続ける。
が正常である場合、二重化制御装置は一方の制御許可信
号（ＩＯＣＥ１）をアクテブとし、一方、プロセッサ
（ＰＣ１）が主系となり、他方の制御許可信号（ＩＯＣ
Ｅ２）をインアクテブとして、他方のプロセッサ（ＰＣ
２）を従系とする。二重化制御装置が取り外されると、
プロセッサＰＣ内のＩＯＣＥ出力のための論理回路が働
きＩＯＣＥ１またはＩＯＣＥ２がアクテブとなり、いず
れかのプロセッサが主系として動作を続ける。
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す構成ブロック図であ
る。図において、ＰＣ１，ＰＣ２は、二重化された第
１，第２のプロセッサ、ＤＣは第１，第２のプロセッサ
ＰＣ１，ＰＣ２の一方を主系に、他方を従系にするため
の制御許可信号ＩＯＣＥ１，ＩＯＣＥ２を出力する二重
化制御装置である。
る。図において、ＰＣ１，ＰＣ２は、二重化された第
１，第２のプロセッサ、ＤＣは第１，第２のプロセッサ
ＰＣ１，ＰＣ２の一方を主系に、他方を従系にするため
の制御許可信号ＩＯＣＥ１，ＩＯＣＥ２を出力する二重
化制御装置である。
二重化制御装置ＤＣにおいて、３１は第１、第２のプロ
セッサＰＣ１、ＰＣ２の一方を主系、他方を従系とする
制御許可信号（ＩＯＣＥ１，ＩＯＣＥ２）と、この二重
化制御装置の有無及びまたは正常／異常を示すレディ信
号（ＤＸＲＤＹ）を出力する制御部である。この制御部
３１は、図示してないが第１、第２のプロセッサの動作
を監視する監視手段を持っており、監視結果に応じて、
制御許可信号ＩＯＣＥ１、ＩＯＣＥ２や、レディ信号Ｄ
ＸＲＤＹを出力するような構成となっている。
セッサＰＣ１、ＰＣ２の一方を主系、他方を従系とする
制御許可信号（ＩＯＣＥ１，ＩＯＣＥ２）と、この二重
化制御装置の有無及びまたは正常／異常を示すレディ信
号（ＤＸＲＤＹ）を出力する制御部である。この制御部
３１は、図示してないが第１、第２のプロセッサの動作
を監視する監視手段を持っており、監視結果に応じて、
制御許可信号ＩＯＣＥ１、ＩＯＣＥ２や、レディ信号Ｄ
ＸＲＤＹを出力するような構成となっている。
第１のプロセッサＰＣ１において、１１は自身のレディ
信号ＲＤＹ１（このレディ信号は、自身の内部状態が正
常なときアクテブとなる）と、相手の第２のプロセッサ
ＰＣ２の主系、従系を決定する制御許可信号（ＩＯＣＥ
２）と前記ＤＸＲＤＹとをを入力するゲート、１２はゲ
ート１１の出力をその一つの入力とするオアゲート、１
３はオアゲート１２からの信号を入力とし、その出力端
が自身の主系、従系を決定する制御許可信号ＩＯＣＥ１
が出力されているＩＯＣＥ１ラインに接続されているド
ライバである。
信号ＲＤＹ１（このレディ信号は、自身の内部状態が正
常なときアクテブとなる）と、相手の第２のプロセッサ
ＰＣ２の主系、従系を決定する制御許可信号（ＩＯＣＥ
２）と前記ＤＸＲＤＹとをを入力するゲート、１２はゲ
ート１１の出力をその一つの入力とするオアゲート、１
３はオアゲート１２からの信号を入力とし、その出力端
が自身の主系、従系を決定する制御許可信号ＩＯＣＥ１
が出力されているＩＯＣＥ１ラインに接続されているド
ライバである。
１４はフリップフロップで、アンドゲート１７を介して
印加される電源投入時の初期化信号ＩＮＺ１及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。
印加される電源投入時の初期化信号ＩＮＺ１及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。
１５はフリップフロップ１４をセットする信号を出力す
る主系決定制御部である。この主系決定制御部１５は、
アンドゲート１６を介して、制御許可信号ＩＯＣＥ１、
ＩＯＣＥ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第１のプロセッサＰＣ１が実装される位置を識別す
る実装位置信号（ここではローレベルの信号）ＳＬＯＴ
１を入力しており、前記各制御許可信号ＩＯＣＥ１、Ｉ
ＯＣＥ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号ＳＬＯＴ１がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ１４をセットする
ように構成されている。
る主系決定制御部である。この主系決定制御部１５は、
アンドゲート１６を介して、制御許可信号ＩＯＣＥ１、
ＩＯＣＥ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第１のプロセッサＰＣ１が実装される位置を識別す
る実装位置信号（ここではローレベルの信号）ＳＬＯＴ
１を入力しており、前記各制御許可信号ＩＯＣＥ１、Ｉ
ＯＣＥ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号ＳＬＯＴ１がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ１４をセットする
ように構成されている。
１８は自身を主系とする制御許可信号ＩＯＣＥ１を受け
るレシーバで、その出力は図示してない第１のプロセッ
サ内部にある制御部に与えられる。
るレシーバで、その出力は図示してない第１のプロセッ
サ内部にある制御部に与えられる。
第２のプロセッサＰＣ２において、２１は自身のレディ
信号ＲＤＹ２（このレディ信号は、自身の内部状態が正
常なときアクテブとなる）と、相手の第１のプロセッサ
ＰＣ１の主系、従系を決定する制御許可信号（ＩＯＣＥ
１）と前記ＤＸＲＤＹとを入力するゲート、２２はゲー
ト２１の出力をその一つの入力とするオアゲート、２３
はオアゲート２２からの信号を入力とし、その出力端が
自身の主系、従系を決定する制御許可信号ＩＯＣＥ２が
出力されているＩＯＣＥ２ラインに接続されているドラ
イバである。
信号ＲＤＹ２（このレディ信号は、自身の内部状態が正
常なときアクテブとなる）と、相手の第１のプロセッサ
ＰＣ１の主系、従系を決定する制御許可信号（ＩＯＣＥ
１）と前記ＤＸＲＤＹとを入力するゲート、２２はゲー
ト２１の出力をその一つの入力とするオアゲート、２３
はオアゲート２２からの信号を入力とし、その出力端が
自身の主系、従系を決定する制御許可信号ＩＯＣＥ２が
出力されているＩＯＣＥ２ラインに接続されているドラ
イバである。
２４はフリップフロップで、アンドゲート２７を介して
印加される電源投入時の初期化信号ＩＮＺ２及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。
印加される電源投入時の初期化信号ＩＮＺ２及び、二重
化制御装置ＤＣからのレディ信号ＤＸＲＤＹによってク
リア（リセット）される。
２５はフリップフロップ２４をセットする信号を出力す
る主系決定制御部である。この主系決定制御部２５は、
アンドゲート２６を介して、制御許可信号ＩＯＣＥ１、
ＩＯＣＥ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第２のプロセッサＰＣ２が実装される位置を識別す
る実装位置信号（ここではハイレベルの信号）ＳＯＬＴ
２を入力しており、前記各制御許可信号ＩＯＣＥ１、Ｉ
ＯＣＥ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号ＳＯＬＴ２がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ２４をセットする
ように構成されている。
る主系決定制御部である。この主系決定制御部２５は、
アンドゲート２６を介して、制御許可信号ＩＯＣＥ１、
ＩＯＣＥ２、及びレディ信号ＤＸＲＤＹを入力すると共
に、第２のプロセッサＰＣ２が実装される位置を識別す
る実装位置信号（ここではハイレベルの信号）ＳＯＬＴ
２を入力しており、前記各制御許可信号ＩＯＣＥ１、Ｉ
ＯＣＥ２及びレディ信号ＤＸＲＤＹの全てがインアクテ
ブであって、実装位置信号ＳＯＬＴ２がある値と一致し
たときに限って、その状態の継続時間を計測し、所定の
時間継続した場合、フリップフロップ２４をセットする
ように構成されている。
２８は自身を主系とする制御許可信号ＩＯＣＥ２を受け
るレシーバで、その出力は図示してない第２のプロセッ
サ内部にある制御部に与えられる。第１のプロセッサＰ
Ｃ１と、第２のプロセッサＰＣ２とは、その内部構成及
びその動作においてほぼ同一である。
るレシーバで、その出力は図示してない第２のプロセッ
サ内部にある制御部に与えられる。第１のプロセッサＰ
Ｃ１と、第２のプロセッサＰＣ２とは、その内部構成及
びその動作においてほぼ同一である。
ＣＤ１は第１のプロセッサＰＣ１の通信装置で、制御許
可信号ＩＯＣＥ１が主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。４１は制御許可信号ＩＯＣＥ１を受けるレシ
ーバである。
可信号ＩＯＣＥ１が主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。４１は制御許可信号ＩＯＣＥ１を受けるレシ
ーバである。
ＣＤ２は第２のプロセッサＰＣ２の通信装置で、制御許
可信号ＩＯＣＥ２が主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。５１は制御許可信号ＩＯＣＥ２を受けるレシ
ーバである。
可信号ＩＯＣＥ２が主系を示すとき有効となり、他のシ
ステムとの間でデータ通信を行うことが出来るようにな
っている。５１は制御許可信号ＩＯＣＥ２を受けるレシ
ーバである。
このように構成した装置の動作を、二重化制御装置ＤＣ
を装着した状態と、二重化制御装置ＤＣを取り外した状
態とに分けて次に説明する。
を装着した状態と、二重化制御装置ＤＣを取り外した状
態とに分けて次に説明する。
（二重化制御装置ＤＣを装着した状態） この状態では、二重化制御装置ＤＣは、第１、第２のプ
ロセッサが共に正常に動作しているものとすれば、例え
ば第１のプロセッサＰＣ１を主系に選び（第２のプロセ
ッサＰＣ２を主系に選ぶ場合も同様）、制御許可信号Ｉ
ＯＣＥ１をアクテブ、制御許可信号ＩＯＣＥ２をインア
クテブとする。また、レディ信号ＤＸＲＤＹをアクテブ
とする。
ロセッサが共に正常に動作しているものとすれば、例え
ば第１のプロセッサＰＣ１を主系に選び（第２のプロセ
ッサＰＣ２を主系に選ぶ場合も同様）、制御許可信号Ｉ
ＯＣＥ１をアクテブ、制御許可信号ＩＯＣＥ２をインア
クテブとする。また、レディ信号ＤＸＲＤＹをアクテブ
とする。
第１のプロセッサＰＣ１は、制御許可信号ＩＯＣＥ１が
アクテブであることを知って、許可信号Ｏ１に基づき主
系としての動作を行う。
アクテブであることを知って、許可信号Ｏ１に基づき主
系としての動作を行う。
第２のプロセッサＰＣ２は、制御許可信号ＩＯＣＥ２が
インアクテブであることを知って、従系としての動作を
行う。
インアクテブであることを知って、従系としての動作を
行う。
（二重化制御装置を取り外した状態） （１）メモリにデータベースが格納されている時 電源が投入されると、第１、第２のプロセッサＰＣ１、
ＰＣ２において、フリップフロップ１４、２４は、内部
の初期化信号ＩＮＺ１、ＩＮＺ２を受けて、リセットさ
れる。各プロセッサ内のレディ信号ＲＤＹ１、ＲＤＹ２
は、プロセッサが自身のメモリ内のデータベースを検査
し、それが正常であり、また、その他の自己診断の結果
でも正常動作が確認されると、いずれもアクテブとな
る。
ＰＣ２において、フリップフロップ１４、２４は、内部
の初期化信号ＩＮＺ１、ＩＮＺ２を受けて、リセットさ
れる。各プロセッサ内のレディ信号ＲＤＹ１、ＲＤＹ２
は、プロセッサが自身のメモリ内のデータベースを検査
し、それが正常であり、また、その他の自己診断の結果
でも正常動作が確認されると、いずれもアクテブとな
る。
アンドゲート１１、２１、オアゲート１２、２２、ドラ
イバ１３、２３は、制御許可信号ＩＯＣＥ１、ＩＯＣＥ
２の信号ラインを介してフリップフロップを形成してお
り、レディ信号を早くアクテブにした側の制御許可信号
ＩＯＣＥがアクテブとなる。
イバ１３、２３は、制御許可信号ＩＯＣＥ１、ＩＯＣＥ
２の信号ラインを介してフリップフロップを形成してお
り、レディ信号を早くアクテブにした側の制御許可信号
ＩＯＣＥがアクテブとなる。
例えば、第１のプロセッサＰＣ１のレディ信号ＲＤＹ１
が第２のプロセッサＰＣ２のレディ信号ＲＤＹ２より早
くアクテブになったとすれば、最初制御許可信号ＩＯＣ
Ｅ１、ＩＯＣＥ２は共にインアクテブであり、ＤＸＲＤ
Ｙ信号がインアクテブ、即ちハイレベルであるから、ゲ
ート１１の出力がハイレベルとなって、オアゲート１２
の出力をハイレベルとし、ドライバ１３の出力をローレ
ベルとする。このようにして制御許可信号ＩＯＣＥ１が
アクテブになると、第１のプロセッサＰＣ１が主系とな
る。制御許可信号ＩＯＣＥ１がアクテブとなった後は、
第２のプロセッサＰＣ２側のレディ信号ＲＤＹ２がアク
テブになったとしても、ゲート２１が開かず（出力はロ
ーレベルのまま）、制御許可信号ＩＯＣＥ２は、インア
クテブとなる。この状態はレディ信号ＲＤＹ１がインア
クテブとなるまで続く。
が第２のプロセッサＰＣ２のレディ信号ＲＤＹ２より早
くアクテブになったとすれば、最初制御許可信号ＩＯＣ
Ｅ１、ＩＯＣＥ２は共にインアクテブであり、ＤＸＲＤ
Ｙ信号がインアクテブ、即ちハイレベルであるから、ゲ
ート１１の出力がハイレベルとなって、オアゲート１２
の出力をハイレベルとし、ドライバ１３の出力をローレ
ベルとする。このようにして制御許可信号ＩＯＣＥ１が
アクテブになると、第１のプロセッサＰＣ１が主系とな
る。制御許可信号ＩＯＣＥ１がアクテブとなった後は、
第２のプロセッサＰＣ２側のレディ信号ＲＤＹ２がアク
テブになったとしても、ゲート２１が開かず（出力はロ
ーレベルのまま）、制御許可信号ＩＯＣＥ２は、インア
クテブとなる。この状態はレディ信号ＲＤＹ１がインア
クテブとなるまで続く。
（２）メモリにデータベースが格納されていない場合 プロセッサのメモリにデータベースが格納されていない
場合、それぞれのレディ信号ＲＤＹ１、ＲＤＹ２はいず
れもアクテブにならない。
場合、それぞれのレディ信号ＲＤＹ１、ＲＤＹ２はいず
れもアクテブにならない。
このため、初め制御許可信号ＩＯＣＥ１、ＩＯＣＥ２
は、共にインアクテブのままであるが、これらの制御許
可信号ＩＯＣＥ１、ＩＯＣＥ２及びレディ信号ＤＸＲＤ
Ｙの全てがインアクテブであれば（この状態ではレディ
信号ＤＸＲＤＹは、二重化制御装置ＤＣが取り外されて
いるのでインアクテブとなっている）、アンドゲート１
６、２６の出力がハイレベルとなり、主系決定制御部１
５、２５がその継続時間を計測する。ここで、主系決定
制御部１５、２５は、例えば、実装位置信号ＳＬＯＴ
１、ＳＬＯＴ２のレベルがローレベルの時だけ動作する
ようになっていて、第１図の実施例では、第１のプロセ
ッサＰＣ１側の主系決定制御部１５が、継続時間を計測
する動作を行う。
は、共にインアクテブのままであるが、これらの制御許
可信号ＩＯＣＥ１、ＩＯＣＥ２及びレディ信号ＤＸＲＤ
Ｙの全てがインアクテブであれば（この状態ではレディ
信号ＤＸＲＤＹは、二重化制御装置ＤＣが取り外されて
いるのでインアクテブとなっている）、アンドゲート１
６、２６の出力がハイレベルとなり、主系決定制御部１
５、２５がその継続時間を計測する。ここで、主系決定
制御部１５、２５は、例えば、実装位置信号ＳＬＯＴ
１、ＳＬＯＴ２のレベルがローレベルの時だけ動作する
ようになっていて、第１図の実施例では、第１のプロセ
ッサＰＣ１側の主系決定制御部１５が、継続時間を計測
する動作を行う。
アンドゲート１６のハイレベル出力が予め定めた所定の
時間継続すると、主系決定制御部１５は、フリップフロ
ップ１４をセットする。
時間継続すると、主系決定制御部１５は、フリップフロ
ップ１４をセットする。
フリップフロップ１４がセットされると、その出力はオ
アゲート１２を介してドライバ１３に印加され、ドライ
バ１３は、制御許可信号ＩＯＣＥ１をアクテブ（ローレ
ベル）とする。
アゲート１２を介してドライバ１３に印加され、ドライ
バ１３は、制御許可信号ＩＯＣＥ１をアクテブ（ローレ
ベル）とする。
この様な動作によって、第１のプロセッサＰＣ１が主
系、第２のプロセッサＰＣ２が従系となる。
系、第２のプロセッサＰＣ２が従系となる。
通信装置ＣＤ１は、制御許可信号ＩＯＣＥ１がアクテブ
となるのを受け、動作可能となり他のシステムからの通
信に応答し、この場合、必要なデータベースのメモリへ
のローデングを可能とする。
となるのを受け、動作可能となり他のシステムからの通
信に応答し、この場合、必要なデータベースのメモリへ
のローデングを可能とする。
通信装置ＣＤ２は、制御許可信号ＩＯＣＥ２がインアク
テブであるため、他のシステムからの通信には応答しな
い。
テブであるため、他のシステムからの通信には応答しな
い。
第２図は、この状態を示す構成概念図である。
第１のプロセッサＰＣ１のメモリには、他のシステムか
らデータベースのローデングを通信装置ＤＣ１を介して
行う。
らデータベースのローデングを通信装置ＤＣ１を介して
行う。
（３）シングルシステムの場合 例えば第２のプロセッサＰＣ２が取り外されていて、第
１のプロセッサＰＣ１だけが存在する場合、前記した
（１）、（２）の場合と同様の動作にて、制御許可信号
ＩＯＣＥ１がアクテブとなり、第１のプロセッサＰＣ１
が主系として自動的に働くことになる。また、このプロ
セッサＰＣ１に結合する通信装置ＣＤ１も同様に動作が
可能となる。
１のプロセッサＰＣ１だけが存在する場合、前記した
（１）、（２）の場合と同様の動作にて、制御許可信号
ＩＯＣＥ１がアクテブとなり、第１のプロセッサＰＣ１
が主系として自動的に働くことになる。また、このプロ
セッサＰＣ１に結合する通信装置ＣＤ１も同様に動作が
可能となる。
以上の主系、従系の決定は、特別なスイッチなどの設定
を何等必要とせず行われる。
を何等必要とせず行われる。
なお上記の実施例では、実装位置信号ＳＬＯＴ１をロー
レベル、ＳＬＯＴ２をハイレベルにそれぞれ設定し、主
系決定制御部１５、２５は、実装位置信号がある値と一
致したときに継続時間を計測するようにしたものである
が、実装位置信号ＳＬＯＴ１、ＳＬＯＴ２のレベルを優
先順位に対応した値とし、主系決定制御部は、この実装
位置信号のレベルに対応した時間だけ継続時間を計測す
るようにし、優先順位の高いプロセッサがはじめに主系
となるように優先順位管理を行うようにしてもよい。
レベル、ＳＬＯＴ２をハイレベルにそれぞれ設定し、主
系決定制御部１５、２５は、実装位置信号がある値と一
致したときに継続時間を計測するようにしたものである
が、実装位置信号ＳＬＯＴ１、ＳＬＯＴ２のレベルを優
先順位に対応した値とし、主系決定制御部は、この実装
位置信号のレベルに対応した時間だけ継続時間を計測す
るようにし、優先順位の高いプロセッサがはじめに主系
となるように優先順位管理を行うようにしてもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、二重化制
御装置や一方のプロセッサをシステムから取り外すと
き、特別な操作を必要とせず、一方が自動的に主系とな
る。したがって信頼性が高く、また構成の簡単な二重化
プロセッサシステムが実現できる。
御装置や一方のプロセッサをシステムから取り外すと
き、特別な操作を必要とせず、一方が自動的に主系とな
る。したがって信頼性が高く、また構成の簡単な二重化
プロセッサシステムが実現できる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は他のシステムに対する接続構成の概略図、第３図は
従来の二重化プロセッサシステムの構成概念図である。 ＰＣ１……第１のプロセッサ ＰＣ２……第２のプロセッサ ＤＣ……二重化制御装置 ＣＤ１、ＣＤ２……通信装置 １１，１２，１６、１７、２１，２２ １３、２３……ドライバ ２６、２７……ゲート手段 １４、２４……フリップフロップ １５、２５……主系決定制御部
図は他のシステムに対する接続構成の概略図、第３図は
従来の二重化プロセッサシステムの構成概念図である。 ＰＣ１……第１のプロセッサ ＰＣ２……第２のプロセッサ ＤＣ……二重化制御装置 ＣＤ１、ＣＤ２……通信装置 １１，１２，１６、１７、２１，２２ １３、２３……ドライバ ２６、２７……ゲート手段 １４、２４……フリップフロップ １５、２５……主系決定制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森岡 義嗣 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (56)参考文献 特開 平１−134634（ＪＰ，Ａ) 特開 昭57−86971（ＪＰ，Ａ) 実開 昭63−199342（ＪＰ，Ｕ) 実開 昭63−159436（ＪＰ，Ｕ) 実開 昭59−174643（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】二重化された第１，第２のプロセッサと、
これらの二重化された第１，第２のプロセッサの一方を
主系に他方を従系にするための制御許可信号を出力する
二重化制御装置とからなる二重化プロセッサシステムで
あって、 前記二重化制御装置は、前記第１，第２のプロセッサの
一方を主系、他方を従系とする制御許可信号（ＩＯＣＥ
１，ＩＯＣＥ２）と、当該二重化制御装置の有無及びま
たは正常／異常を示すレディ信号（ＤＸＲＤＹ）を出力
する制御部を備え、 前記第１，第２のプロセッサは、電源投入時及び前記レ
ディ信号（ＤＸＲＤＹ）がアクテブの時クリアされるフ
リップフロップと、 前記制御許可信号（ＩＯＣＥ１，ＩＯＣＥ２）及びレデ
ィ信号（ＤＸＲＤＹ）がすべてインアクテブであること
を検出し、第１，第２のプロセッサのどちらかを識別す
る実装位置信号（ＳＬＯＴ１，ＳＬＯＴ２）がある値と
一致したときに限って、その状態の継続時間を計測し、
所定の時間継続した場合、前記フリップフロップをセッ
トする主系決定制御手段と、 自身の内部状態が正常のときアクテブとなるレディ信号
（ＲＤＹ１，ＲＤＹ２）がアクテブで、相手のプロセッ
サの主系、従系を決定する制御許可信号（ＩＯＣＥ２又
はＩＯＣＥ２）がインアクテブで、レディ信号（ＤＸＲ
ＤＹ）がインアクテブの時、又は、前記フリップフロッ
プがセットされているとき自身の主系、従系を決定する
制御許可信号（ＩＯＣＥ１又はＩＯＣＥ２）をアクテブ
にするドライバとを 備えることを特徴とする二重化プロセッサシステム。 - 【請求項２】実装位置信号（ＳＬＯＴ１，ＳＬＯＴ２）
のレベルを優先順位に対応した値とし、主系決定制御手
段は、前記実装位置信号のレベルに対応した時間だけ継
続時間を計測することを特徴とする特許請求の範囲第１
項記載の二重化プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333685A JPH0619723B2 (ja) | 1987-12-29 | 1987-12-29 | 二重化プロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62333685A JPH0619723B2 (ja) | 1987-12-29 | 1987-12-29 | 二重化プロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175637A JPH01175637A (ja) | 1989-07-12 |
| JPH0619723B2 true JPH0619723B2 (ja) | 1994-03-16 |
Family
ID=18268820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62333685A Expired - Lifetime JPH0619723B2 (ja) | 1987-12-29 | 1987-12-29 | 二重化プロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619723B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739786B2 (ja) * | 1991-07-26 | 1998-04-15 | 日本電気株式会社 | マルチ・プロセッサシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445064Y2 (ja) * | 1987-06-10 | 1992-10-23 |
-
1987
- 1987-12-29 JP JP62333685A patent/JPH0619723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175637A (ja) | 1989-07-12 |
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Legal Events
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|---|---|---|---|
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