JPH0795282B2 - ２重化マイクロプロセッサの自動切換装置 - Google Patents
２重化マイクロプロセッサの自動切換装置Info
- Publication number
- JPH0795282B2 JPH0795282B2 JP1277657A JP27765789A JPH0795282B2 JP H0795282 B2 JPH0795282 B2 JP H0795282B2 JP 1277657 A JP1277657 A JP 1277657A JP 27765789 A JP27765789 A JP 27765789A JP H0795282 B2 JPH0795282 B2 JP H0795282B2
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- Japan
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- microprocessor
- signal
- bus
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２重化したマイクロプロセッサを、１つの
入出力部に対して最適条件下で選択的に自動切換する２
重化マイクロプロセッサの自動切換装置に関するもので
ある。
入出力部に対して最適条件下で選択的に自動切換する２
重化マイクロプロセッサの自動切換装置に関するもので
ある。
第４図は従来の２重化マイクロプロセッサの自動切換装
置を示すブロック接続図であり、図において、12,13は
マイクロプロセッサで、以下、マイクロプロセッサ12を
動作系とし、マイクロプロセッサ13を待機系として説明
していく。14はアドレス，データ，コマンドの各信号を
伝えるシステムバス、15は手動スイッチ部、16はこの手
動スイッチ部15に連動して切り換えられるバス切換スイ
ッチで、概念的に示してある。17はマイクロプロセッサ
12,13のいずれか一方とデータ等の授受を行う入出力部
である。
置を示すブロック接続図であり、図において、12,13は
マイクロプロセッサで、以下、マイクロプロセッサ12を
動作系とし、マイクロプロセッサ13を待機系として説明
していく。14はアドレス，データ，コマンドの各信号を
伝えるシステムバス、15は手動スイッチ部、16はこの手
動スイッチ部15に連動して切り換えられるバス切換スイ
ッチで、概念的に示してある。17はマイクロプロセッサ
12,13のいずれか一方とデータ等の授受を行う入出力部
である。
第５図は上記バス切換スイッチ16を具体的に示すブロッ
ク接続図であり、動作系および待機系の各マイクロプロ
セッサ12,13ごとに、アドレス，データ，コマンドの各
信号対応のドライバ／レシーバ7a,7b,7cおよび8a,8b,8c
を有し、これらは動作，不動作を制御するゲート端子
を備えている。また、16Aはゲート端子に制御信号を
入力するための制御スイッチで、これが第４図のバス切
換スイッチ16に対応するものとなっている。また、18は
２つのゲート端子に相対信号を入力するためのインバ
ータである。
ク接続図であり、動作系および待機系の各マイクロプロ
セッサ12,13ごとに、アドレス，データ，コマンドの各
信号対応のドライバ／レシーバ7a,7b,7cおよび8a,8b,8c
を有し、これらは動作，不動作を制御するゲート端子
を備えている。また、16Aはゲート端子に制御信号を
入力するための制御スイッチで、これが第４図のバス切
換スイッチ16に対応するものとなっている。また、18は
２つのゲート端子に相対信号を入力するためのインバ
ータである。
次に動作について説明する。第４図はバックアップ系の
切換装置を構成しており、動作系のマイクロプロセッサ
12がバス切換スイッチ16を通して、入出力部17を使用し
ながら稼働している。いま、マイクロプロセッサ12がダ
ウン等により待機系のマイクロプロセッサ13に切り換え
る必要が生じた場合には、手動スイッチ部15を操作する
ことによりバス切換スイッチ16をマイクロプロセッサ13
側に切り換える。これによりこのマイクロプロセッサ13
の動作を開始する。
切換装置を構成しており、動作系のマイクロプロセッサ
12がバス切換スイッチ16を通して、入出力部17を使用し
ながら稼働している。いま、マイクロプロセッサ12がダ
ウン等により待機系のマイクロプロセッサ13に切り換え
る必要が生じた場合には、手動スイッチ部15を操作する
ことによりバス切換スイッチ16をマイクロプロセッサ13
側に切り換える。これによりこのマイクロプロセッサ13
の動作を開始する。
第５図ではこの切換動作を詳しく示しており、ここで
は、制御スイッチ16Aをオンまたはオフとすることによ
り、各ドライバ／レシーバ7a〜7cおよび8a〜8cの各ゲー
ト端子を‘1'および‘0'として、これらのドライバ／
レシーバ7a〜7cまたは8a〜8cのいずれかを通して、マイ
クロプロセッサ12または13が入出力部17とシステムデー
タの交換を行えるようにしている。
は、制御スイッチ16Aをオンまたはオフとすることによ
り、各ドライバ／レシーバ7a〜7cおよび8a〜8cの各ゲー
ト端子を‘1'および‘0'として、これらのドライバ／
レシーバ7a〜7cまたは8a〜8cのいずれかを通して、マイ
クロプロセッサ12または13が入出力部17とシステムデー
タの交換を行えるようにしている。
従来の２重化マイクロプロセッサの自動切換装置は以上
のように構成されているので、各マイクロプロセッサ1
2,13の入出力部17に対する切換接続は、手動スイッチ部
15の手動操作にて行わなければならず、この場合に、動
作系のマイクロプロセッサ12のダウンを確認してから待
機系のマイクロプロセッサ13へ切り換えることが必要
で、また、誤って稼働中に上記切り換えを行うと、正常
なデータの受け渡しができずシステムダウンにつながる
などの課題があった。
のように構成されているので、各マイクロプロセッサ1
2,13の入出力部17に対する切換接続は、手動スイッチ部
15の手動操作にて行わなければならず、この場合に、動
作系のマイクロプロセッサ12のダウンを確認してから待
機系のマイクロプロセッサ13へ切り換えることが必要
で、また、誤って稼働中に上記切り換えを行うと、正常
なデータの受け渡しができずシステムダウンにつながる
などの課題があった。
この発明は上記のような課題を解消するためになされた
もので、動作系のマイクロプロセッサのダウンを検知し
たときは、入出力部を自動的に待機系のマイクロプロセ
ッサに切換接続することができるとともに、２系統のマ
イクロプロセッサが相互に同時に並列運転できる２重化
マイクロプロセッサの自動切換装置を得ることを目的と
する。
もので、動作系のマイクロプロセッサのダウンを検知し
たときは、入出力部を自動的に待機系のマイクロプロセ
ッサに切換接続することができるとともに、２系統のマ
イクロプロセッサが相互に同時に並列運転できる２重化
マイクロプロセッサの自動切換装置を得ることを目的と
する。
この発明に係る２重化マイクロプロセッサの自動切換装
置は、ドライバ／レシーバにより、バス切換信号出力回
路からの選択命令信号または２重命令信号を受信する
と、これらの命令信号に応じてマイクロプロセッサのバ
スと入出力部のバスとを接続させるとともに、アクセス
監視回路により、動作系のマイクロプロセッサと待機系
のマイクロプロセッサとのそれぞれに設けられ、並列運
転にすべき信号の出力中にあって、先にアクセスを獲得
しているマイクロプロセッサのアクセスが設定時間を超
えたことを検出したときに、待機系のマイクロプロセッ
サを選択すべき第２の選択信号をバス切換信号出力回路
に出力させるようにしたものである。
置は、ドライバ／レシーバにより、バス切換信号出力回
路からの選択命令信号または２重命令信号を受信する
と、これらの命令信号に応じてマイクロプロセッサのバ
スと入出力部のバスとを接続させるとともに、アクセス
監視回路により、動作系のマイクロプロセッサと待機系
のマイクロプロセッサとのそれぞれに設けられ、並列運
転にすべき信号の出力中にあって、先にアクセスを獲得
しているマイクロプロセッサのアクセスが設定時間を超
えたことを検出したときに、待機系のマイクロプロセッ
サを選択すべき第２の選択信号をバス切換信号出力回路
に出力させるようにしたものである。
この発明における２重化マイクロプロセッサの自動切換
装置は、動作系のマイクロプロセッサと待機系のマイク
ロプロセッサとのそれぞれに設けられ、バス切換信号出
力回路からの選択命令信号または２重命令信号を受信す
ると、これらの命令信号に応じてマイクロプロセッサの
バスと入出力部のバスとを接続するドライバ／レシーバ
と、動作系のマイクロプロセッサと待機系のマイクロプ
ロセッサとのそれぞれに設けられ、並列運転にすべき信
号の出力中にあって、先にアクセスを獲得しているマイ
クロプロセッサの当該アクセスが設定時間を超えたこと
を検出したときに、待機系のマイクロプロセッサを選択
すべき第２の選択信号をバス切換信号出力回路に出力す
るアクセス監視回路とを設けたことにより、２重系マイ
クロプロセッサの並列処理が行うことができる。
装置は、動作系のマイクロプロセッサと待機系のマイク
ロプロセッサとのそれぞれに設けられ、バス切換信号出
力回路からの選択命令信号または２重命令信号を受信す
ると、これらの命令信号に応じてマイクロプロセッサの
バスと入出力部のバスとを接続するドライバ／レシーバ
と、動作系のマイクロプロセッサと待機系のマイクロプ
ロセッサとのそれぞれに設けられ、並列運転にすべき信
号の出力中にあって、先にアクセスを獲得しているマイ
クロプロセッサの当該アクセスが設定時間を超えたこと
を検出したときに、待機系のマイクロプロセッサを選択
すべき第２の選択信号をバス切換信号出力回路に出力す
るアクセス監視回路とを設けたことにより、２重系マイ
クロプロセッサの並列処理が行うことができる。
以下、この発明の一実施例を図について説明する。第１
図において、１はマイクロプロセッサ選択回路で、バッ
クアップモード時に上記マイクロプロセッサ12,13のい
ずれかを自動的に選択する信号を出力する。９はかかる
信号をＡマスタ信号,Bマスタ信号として強制的に生成す
るための選択スイッチ、1a,1bは動作系，待機系のダウ
ン信号、1cはリセット信号である。２は手動／自動選択
回路で、切換制御回路6a,6bの１つから得られたダウン
信号1a,または1bを受けて、バックアップモード時の自
動切換を行う。10は上記手動／自動切換を手動でセット
するための手動／自動切換スイッチ、３はマイクロプロ
セッサ12,13の並列／バックアップの各運転モードを選
択する並列／バックアップ選択回路、11はこの選択切換
を設定する切換スイッチ、４はバス切換信号出力回路
で、アクセス信号4a,4bにより選択されたマイクロプロ
セッサ12,13のいずれか一方を入出力部17に接続すべき
バス切換信号を、ゲート信号I,Jとして出力する。5a,5b
はアクセス監視回路で、並列運転モードにあって、先に
アクセスを獲得しているマイクロプロセッサ12の当該ア
クセス（アクセス信号4a）が設定時間を超えたとき、待
機系のマイクロプロセッサ13を上記入出力部17に接続す
べき信号（ゲート信号Ｊ）を、バス切換信号出力回路４
を通じて出力させるものである。5c,5dは入出力部から
の応答信号としてのアクノリッジ信号である。そしてバ
ス切換信号出力回路４の出力側は、第５図に示したもの
と同様のドライバ／レシーバ7a〜7c,8a〜8cのゲート端
子に接続されている。
図において、１はマイクロプロセッサ選択回路で、バッ
クアップモード時に上記マイクロプロセッサ12,13のい
ずれかを自動的に選択する信号を出力する。９はかかる
信号をＡマスタ信号,Bマスタ信号として強制的に生成す
るための選択スイッチ、1a,1bは動作系，待機系のダウ
ン信号、1cはリセット信号である。２は手動／自動選択
回路で、切換制御回路6a,6bの１つから得られたダウン
信号1a,または1bを受けて、バックアップモード時の自
動切換を行う。10は上記手動／自動切換を手動でセット
するための手動／自動切換スイッチ、３はマイクロプロ
セッサ12,13の並列／バックアップの各運転モードを選
択する並列／バックアップ選択回路、11はこの選択切換
を設定する切換スイッチ、４はバス切換信号出力回路
で、アクセス信号4a,4bにより選択されたマイクロプロ
セッサ12,13のいずれか一方を入出力部17に接続すべき
バス切換信号を、ゲート信号I,Jとして出力する。5a,5b
はアクセス監視回路で、並列運転モードにあって、先に
アクセスを獲得しているマイクロプロセッサ12の当該ア
クセス（アクセス信号4a）が設定時間を超えたとき、待
機系のマイクロプロセッサ13を上記入出力部17に接続す
べき信号（ゲート信号Ｊ）を、バス切換信号出力回路４
を通じて出力させるものである。5c,5dは入出力部から
の応答信号としてのアクノリッジ信号である。そしてバ
ス切換信号出力回路４の出力側は、第５図に示したもの
と同様のドライバ／レシーバ7a〜7c,8a〜8cのゲート端
子に接続されている。
次に動作について、第２図のタイミングチャートを参照
しながら説明する。まず、マイクロプロセッサ12が動作
系として動作している場合において、アクセス信号4aが
アクティブ（Ｈレベル）になるとドライバ／レシーバ7a
〜7cに対して入力されるゲート信号Ｉがアクティブ（Ｌ
レベル）となり、従って各ドライバ／レシーバ7a〜7cが
アクティブになり、マイクロプロセッサ12側のアドレ
ス，データ，コマンドの各信号は、入出力部17に入力さ
れる。このとき、マイクロプロセッサ選択回路1,手動／
自動選択回路2,並列／バックアップ選択回路３およびバ
ス切換信号出力回路４間の信号ラインでは、マイクロプ
ロセッサ12が動作系であるため、信号C,E,GがT1期間中
においてアクティブ（Ｈレベル）となる。この場合にお
いて、いま、t1でマイクロプロセッサ12のダウンが検知
されると、マイクロプロセッサ選択回路１にてそれまで
待機系であったマイクロプロセッサ13が動作系に切り換
えられ、各信号D,F,Hがアクティブ（Ｈレベル）にな
り、アクセス信号4bライン上のアクセス信号のアクティ
ブへの遷移により、ゲート信号Ｊがアクティブ（Ｌレベ
ル）となる。このためドライバ8a〜8cがアクティブにな
り、アドレス，データ，コマンドの各信号は、マイクロ
プロセッサ13から入出力部17へ、T2期間中供給される。
この場合においては、マイクロプロセッサ12が正常に復
帰しても、そのままマイクロプロセッサ13が動作系とし
て動作しており、マイクロプロセッサ12を動作系へ変更
する必要がある場合は、リセット信号ライン上のリセッ
ト信号1cをアクティブにして、マイクロプロセッサ選択
回路１に入力することにより可能となる。
しながら説明する。まず、マイクロプロセッサ12が動作
系として動作している場合において、アクセス信号4aが
アクティブ（Ｈレベル）になるとドライバ／レシーバ7a
〜7cに対して入力されるゲート信号Ｉがアクティブ（Ｌ
レベル）となり、従って各ドライバ／レシーバ7a〜7cが
アクティブになり、マイクロプロセッサ12側のアドレ
ス，データ，コマンドの各信号は、入出力部17に入力さ
れる。このとき、マイクロプロセッサ選択回路1,手動／
自動選択回路2,並列／バックアップ選択回路３およびバ
ス切換信号出力回路４間の信号ラインでは、マイクロプ
ロセッサ12が動作系であるため、信号C,E,GがT1期間中
においてアクティブ（Ｈレベル）となる。この場合にお
いて、いま、t1でマイクロプロセッサ12のダウンが検知
されると、マイクロプロセッサ選択回路１にてそれまで
待機系であったマイクロプロセッサ13が動作系に切り換
えられ、各信号D,F,Hがアクティブ（Ｈレベル）にな
り、アクセス信号4bライン上のアクセス信号のアクティ
ブへの遷移により、ゲート信号Ｊがアクティブ（Ｌレベ
ル）となる。このためドライバ8a〜8cがアクティブにな
り、アドレス，データ，コマンドの各信号は、マイクロ
プロセッサ13から入出力部17へ、T2期間中供給される。
この場合においては、マイクロプロセッサ12が正常に復
帰しても、そのままマイクロプロセッサ13が動作系とし
て動作しており、マイクロプロセッサ12を動作系へ変更
する必要がある場合は、リセット信号ライン上のリセッ
ト信号1cをアクティブにして、マイクロプロセッサ選択
回路１に入力することにより可能となる。
次に並列動作モードについて、第３図のタイミングチャ
ートを参照しながら説明する。まず、マイクロプロセッ
サ12,13が共に入出力部17へのアクセスが必要な場合
は、各アクセス信号4a,4bにより入出力部17をアクセス
し、さらに入出力部17からアクノリッジ信号を受け取っ
て、１アクセスを終了する。この時信号C,D,E,Fはいず
れがアクティブであってもよく、並列動作モードである
ことから並列／バックアップ選択回路３の出力信号G,H
はT3期間中に共にアクティブ（Ｈレベル）となってい
る。そして、T4期間では両マイクロプロセッサ12,13の
入出力部17へのアクセスが重複し、バス切換信号出力回
路４内の先取り動作により、先にマイクロプロセッサ12
が入出力部17へのアクセスを獲得したことを示してい
る。この時、マイクロプロセッサ12にて何らかの原因に
より、通常の入出力部17へのアクセス時間より長い時間
を要し、アクセス監視回路5a内のアクセスタイマTa,Tb
（図示しない）のうちアクセスタイマTaがt2時にてタイ
ムアウトとなった場合には、信号Ｋがアクティブ（Ｌレ
ベル）となり、バス切換信号出力回路４の裁定ロジック
にてゲート信号Ｉをインアクティブ（Ｈレベル）とし
て、それまで待機状態にあったマイクロプロセッサ13に
入出力部17へのアクセス権を渡す。これによりゲート信
号Ｊがアクティブとなり、マイクロプロセッサ13が入出
力部17と接続される。このようにして、一方のマイクロ
プロセッサ12または13による入出力部17の独占と、それ
が原因によるシステムダウンを防ぐことができる。
ートを参照しながら説明する。まず、マイクロプロセッ
サ12,13が共に入出力部17へのアクセスが必要な場合
は、各アクセス信号4a,4bにより入出力部17をアクセス
し、さらに入出力部17からアクノリッジ信号を受け取っ
て、１アクセスを終了する。この時信号C,D,E,Fはいず
れがアクティブであってもよく、並列動作モードである
ことから並列／バックアップ選択回路３の出力信号G,H
はT3期間中に共にアクティブ（Ｈレベル）となってい
る。そして、T4期間では両マイクロプロセッサ12,13の
入出力部17へのアクセスが重複し、バス切換信号出力回
路４内の先取り動作により、先にマイクロプロセッサ12
が入出力部17へのアクセスを獲得したことを示してい
る。この時、マイクロプロセッサ12にて何らかの原因に
より、通常の入出力部17へのアクセス時間より長い時間
を要し、アクセス監視回路5a内のアクセスタイマTa,Tb
（図示しない）のうちアクセスタイマTaがt2時にてタイ
ムアウトとなった場合には、信号Ｋがアクティブ（Ｌレ
ベル）となり、バス切換信号出力回路４の裁定ロジック
にてゲート信号Ｉをインアクティブ（Ｈレベル）とし
て、それまで待機状態にあったマイクロプロセッサ13に
入出力部17へのアクセス権を渡す。これによりゲート信
号Ｊがアクティブとなり、マイクロプロセッサ13が入出
力部17と接続される。このようにして、一方のマイクロ
プロセッサ12または13による入出力部17の独占と、それ
が原因によるシステムダウンを防ぐことができる。
なお、上記実施例ではアクティブレベルを限定したが、
論理を変更することによりアクティブレベルを変更して
もよい。
論理を変更することによりアクティブレベルを変更して
もよい。
以上のように、この発明によれば、ドライバ／レシーバ
により、バス切換信号出力回路からの選択命令信号また
は２重命令信号を受信すると、これらの命令信号に応じ
てマイクロプロセッサのバスと入出力部のバスとを接続
させるとともに、アクセス監視回路により、動作系のマ
イクロプロセッサと待機系のマイクロプロセッサとのそ
れぞれに設けられ、並列運転にすべき信号の出力中にあ
って、先にアクセスを獲得しているマイクロプロセッサ
のアクセスが設定時間を超えたことを検出したときに、
待機系のマイクロプロセッサを選択すべき第２の選択信
号をバス切換信号出力回路に出力させるように構成した
ので、並列運転によるシステムの機能および処理速度を
向上させることができる効果がある。
により、バス切換信号出力回路からの選択命令信号また
は２重命令信号を受信すると、これらの命令信号に応じ
てマイクロプロセッサのバスと入出力部のバスとを接続
させるとともに、アクセス監視回路により、動作系のマ
イクロプロセッサと待機系のマイクロプロセッサとのそ
れぞれに設けられ、並列運転にすべき信号の出力中にあ
って、先にアクセスを獲得しているマイクロプロセッサ
のアクセスが設定時間を超えたことを検出したときに、
待機系のマイクロプロセッサを選択すべき第２の選択信
号をバス切換信号出力回路に出力させるように構成した
ので、並列運転によるシステムの機能および処理速度を
向上させることができる効果がある。
第１図はこの発明の一実施例による２重化マイクロプロ
セッサの自動切換装置を示すブロック接続図、第２図は
バックアップ，自動切換モードにおける第１図のブロッ
ク各部の信号を示すタイミングチャート図、第３図は並
列運転モードにおける第１図のブロック各部の信号を示
すタイミングチャート図、第４図は従来の２重化マイク
ロプロセッサの自動切換装置を示すブロック接続図、第
５図は第４図の中の切換部の詳細を示すブロック接続図
である。 １はマイクロプロセッサ選択回路、３は並列／バックア
ップ選択回路、４はバス切換信号出力回路、5a,5bはア
クセス監視回路、12は動作系のマイクロプロセッサ、13
は待機系のマイクロプロセッサ、17は入出力部。 なお、図中、同一符号は同一、または相当部分を示す。
セッサの自動切換装置を示すブロック接続図、第２図は
バックアップ，自動切換モードにおける第１図のブロッ
ク各部の信号を示すタイミングチャート図、第３図は並
列運転モードにおける第１図のブロック各部の信号を示
すタイミングチャート図、第４図は従来の２重化マイク
ロプロセッサの自動切換装置を示すブロック接続図、第
５図は第４図の中の切換部の詳細を示すブロック接続図
である。 １はマイクロプロセッサ選択回路、３は並列／バックア
ップ選択回路、４はバス切換信号出力回路、5a,5bはア
クセス監視回路、12は動作系のマイクロプロセッサ、13
は待機系のマイクロプロセッサ、17は入出力部。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】動作系のマイクロプロセッサおよび待機系
のマイクロプロセッサと、上記動作系のマイクロプロセ
ッサのダウンを検出したとき、上記待機系のマイクロプ
ロセッサを選択すべき選択信号を出力するマイクロプロ
セッサ選択回路と、これらの上記マイクロプロセッサを
バックアップ運転から並列運転にすべき並列運転指示信
号を出力する並列／バックアップ選択回路と、上記マイ
クロプロセッサ選択回路からの選択信号を受信した際に
は、この選択された上記マイクロプロセッサのバスと入
出力部のバスとを接続させる第１の選択命令信号を出力
するとともに、上記並列／バックアップ選択回路からの
並列運転指示信号を受信した際には、両方の上記マイク
ロプロセッサのバスと上記入出力部のバスとを接続させ
る２重命令信号を出力するバス切換信号出力回路とを備
えた２重化マイクロプロセッサの自動切換装置におい
て、上記動作系のマイクロプロセッサと上記待機系のマ
イクロプロセッサとのそれぞれに設けられ、上記バス切
換信号出力回路からの選択命令信号または２重命令信号
を受信すると、これらの命令信号に応じて上記マイクロ
プロセッサのバスと上記入出力部のバスとを接続するド
ライバ／レシーバと、上記動作系のマイクロプロセッサ
と上記待機系のマイクロプロセッサとのそれぞれに設け
られ、上記並列運転にすべき信号の出力中にあって、先
に上記アクセスを獲得しているマイクロプロセッサの当
該アクセスが設定時間を超えたことを検出したときに、
上記待機系のマイクロプロセッサを選択すべき第２の選
択信号を上記バス切換信号出力回路に出力するアクセス
監視回路とを備えたことを特徴とする２重化マイクロプ
ロセッサの自動切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277657A JPH0795282B2 (ja) | 1989-10-25 | 1989-10-25 | ２重化マイクロプロセッサの自動切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277657A JPH0795282B2 (ja) | 1989-10-25 | 1989-10-25 | ２重化マイクロプロセッサの自動切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138732A JPH03138732A (ja) | 1991-06-13 |
| JPH0795282B2 true JPH0795282B2 (ja) | 1995-10-11 |
Family
ID=17586482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277657A Expired - Fee Related JPH0795282B2 (ja) | 1989-10-25 | 1989-10-25 | ２重化マイクロプロセッサの自動切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795282B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03154901A (ja) * | 1989-11-14 | 1991-07-02 | Toshiba Corp | ２重化制御装置 |
| US5471609A (en) * | 1992-09-22 | 1995-11-28 | International Business Machines Corporation | Method for identifying a system holding a `Reserve` |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928389B2 (ja) * | 1981-09-07 | 1984-07-12 | 日新興業株式会社 | 浸漬式凍結装置 |
| JPS60191353A (ja) * | 1984-03-12 | 1985-09-28 | Nec Corp | バス制御方式 |
| JPH01175064A (ja) * | 1987-12-28 | 1989-07-11 | Fanuc Ltd | バスエラー検出回路 |
-
1989
- 1989-10-25 JP JP1277657A patent/JPH0795282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03138732A (ja) | 1991-06-13 |
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