JPH0619742B2 - プロトコル実行装置 - Google Patents
プロトコル実行装置Info
- Publication number
- JPH0619742B2 JPH0619742B2 JP61159094A JP15909486A JPH0619742B2 JP H0619742 B2 JPH0619742 B2 JP H0619742B2 JP 61159094 A JP61159094 A JP 61159094A JP 15909486 A JP15909486 A JP 15909486A JP H0619742 B2 JPH0619742 B2 JP H0619742B2
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- JP
- Japan
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- protocol
- processing
- state
- micro
- state transition
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- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はプロトコル実行装置、特に高速のプロトコル処
理が可能なプロトコル実行装置に関するものである。
理が可能なプロトコル実行装置に関するものである。
従来の技術 近年、任意の計算機相互間、あるいは計算機と端末装置
との間での通信の円滑かつ確実化を図る目的で、通信回
線の制御レベルからユーザプログラムの制御に関するも
のまで種々のレベル及び種類の通信規約（プロトコル）
が、各システムで必要とする機能に応じて作成され、そ
の標準化が推進されている。
との間での通信の円滑かつ確実化を図る目的で、通信回
線の制御レベルからユーザプログラムの制御に関するも
のまで種々のレベル及び種類の通信規約（プロトコル）
が、各システムで必要とする機能に応じて作成され、そ
の標準化が推進されている。
特に、データ通信の分野においては、そのプロトコル
は、ＩＳＯ（国際標準化機構）のBasic Refference Mod
elに基づく７階層のネットワークアーキテクチャによっ
て標準化が推進されている。
は、ＩＳＯ（国際標準化機構）のBasic Refference Mod
elに基づく７階層のネットワークアーキテクチャによっ
て標準化が推進されている。
この７階層のプロトコルは、物理回線に近い機能から応
用プログラム（アプリケーションプログラム）の通信機
能に至るまでの処理機能が、７階層に分類整理され、こ
れら各層にそれぞれの機能の定義が付与されたものであ
る。
用プログラム（アプリケーションプログラム）の通信機
能に至るまでの処理機能が、７階層に分類整理され、こ
れら各層にそれぞれの機能の定義が付与されたものであ
る。
この各階層の実行は、概して汎用ＣＰＵを用い回線の速
度の遅い通信網（例えば9.6kbps〜64kbps）にて動作す
る場合が大多数であった。
度の遅い通信網（例えば9.6kbps〜64kbps）にて動作す
る場合が大多数であった。
また他の構成例として、第３図に示すように状態遷移動
作を含むプロトコル実行処理内容をマイクロプログラム
によりＬＳＩ化したものがある。これは、ＣＰＵインタ
フェースとして機能するリードライトコントロール部21
と、I/Oレジスタ及び内部レジスタから構成されたワー
クエリア22と、ワークエリア22の動作タイミングをとる
タイミングカウント23と、マイクロバス24を介してワー
クエリア22から制御情報を受取るマイクロ制御部25とマ
イクロ制御部25で処理される内容であるマイクロプログ
ラムがコード化して格納されるマイクロコードメモリ26
と、データ転送用のメモリアクセスを行なうダイナミッ
クメモリアクセス部（ＤＭＡ）27と、発信データを送信
する送信部28と、受信データを受入れる受信部29と、
送、受信部28、28を制御する送信制御部30及び受信制御
部31と、送信部28と受信部29との間の動作状態をチェッ
クするループテスト部32と、ワークエリア22とダイナミ
ックメモリアクセス部27との間でデータ伝送を行なうデ
ータアドレスライン33とから成る。これによりマイクロ
プログラムによって処理されるプロトコル実行装置の小
型化を達成している。
作を含むプロトコル実行処理内容をマイクロプログラム
によりＬＳＩ化したものがある。これは、ＣＰＵインタ
フェースとして機能するリードライトコントロール部21
と、I/Oレジスタ及び内部レジスタから構成されたワー
クエリア22と、ワークエリア22の動作タイミングをとる
タイミングカウント23と、マイクロバス24を介してワー
クエリア22から制御情報を受取るマイクロ制御部25とマ
イクロ制御部25で処理される内容であるマイクロプログ
ラムがコード化して格納されるマイクロコードメモリ26
と、データ転送用のメモリアクセスを行なうダイナミッ
クメモリアクセス部（ＤＭＡ）27と、発信データを送信
する送信部28と、受信データを受入れる受信部29と、
送、受信部28、28を制御する送信制御部30及び受信制御
部31と、送信部28と受信部29との間の動作状態をチェッ
クするループテスト部32と、ワークエリア22とダイナミ
ックメモリアクセス部27との間でデータ伝送を行なうデ
ータアドレスライン33とから成る。これによりマイクロ
プログラムによって処理されるプロトコル実行装置の小
型化を達成している。
発明が解決しようとする問題点 しかしながら、最近、ＬＡＮ（ローカル・エリア・ネッ
トワーク）に代表されるように、従来の回線速度の103
〜104倍もの高速な回線が使用されるようになり、例え
ば電子計算機のファイルやファクシミリイメージ等の大
容量データを高速転送するという要求を満たすに充分な
回線速度が達成されるようになった。
トワーク）に代表されるように、従来の回線速度の103
〜104倍もの高速な回線が使用されるようになり、例え
ば電子計算機のファイルやファクシミリイメージ等の大
容量データを高速転送するという要求を満たすに充分な
回線速度が達成されるようになった。
ところが、現状の通信制御装置についてみると、この装
置において、プロトコル実行を汎用ＣＰＵに頼っている
ことから、プロトコルを実行するためのオーバヘッドが
大きくなり、通信データの回線上の実転送時間に比較し
て、プロトコル処理に要する時間が多大となり、データ
通信に要するトータル時間という観点から見ると大幅な
処理速度の改善は望めなかった。
置において、プロトコル実行を汎用ＣＰＵに頼っている
ことから、プロトコルを実行するためのオーバヘッドが
大きくなり、通信データの回線上の実転送時間に比較し
て、プロトコル処理に要する時間が多大となり、データ
通信に要するトータル時間という観点から見ると大幅な
処理速度の改善は望めなかった。
本発明はこのような従来の問題点に鑑みてなされたもの
で、その目的は、プロトコルの処理オーバヘッドを削減
して高速処理を可能とした通信制御装置を提供すること
である。
で、その目的は、プロトコルの処理オーバヘッドを削減
して高速処理を可能とした通信制御装置を提供すること
である。
問題点を解決するための手段 本発明は前記目的を達成するため、プロトコル実行を構
成する要素のうち、プロトコルの状態遷移を実行する部
分を順序回路によって構成し、各遷移状態にて実行すべ
き処理内容をマイクロプログラムによりプロセッサ部に
よって演算処理するようにしたことを要旨とするもので
ある。
成する要素のうち、プロトコルの状態遷移を実行する部
分を順序回路によって構成し、各遷移状態にて実行すべ
き処理内容をマイクロプログラムによりプロセッサ部に
よって演算処理するようにしたことを要旨とするもので
ある。
作用 前述の構成によって、状態に遷移するというプロトコル
実行の基本部分がハードウエア化され実時間で処理され
る。また各遷移状態にて実行すべき処理内容はマイクロ
プログラムにより処理される。マイクロプログラムはパ
ッケージ化が可能であり、このパッケージ化によって処
理の均一化が図られる。
実行の基本部分がハードウエア化され実時間で処理され
る。また各遷移状態にて実行すべき処理内容はマイクロ
プログラムにより処理される。マイクロプログラムはパ
ッケージ化が可能であり、このパッケージ化によって処
理の均一化が図られる。
実施例 第１図は本発明の一実施例によるプロトコル実行装置の
概略構成を示す図である。このプロトコル実行装置は、
マイクロバス11に接続され且つ外部要因入力12を受けて
マイクロバス11との間でアドレス情報13及び制御情報14
の授受を行なうことにより状態遷移処理をする状態遷移
回路15と、マイクロバス11に接続され且つ各遷移状態に
おける処理の実行制御を行なうマイクロ制御部16と、マ
イクロ制御部16に接続され、各遷移状態において実行す
べきマイクロプログラムをコード化して格納するマイク
ロコードメモリ17と、プロトコル実行装置をＣＰＵバス
18に接続するＣＰＵインタフェース19とを備えて成り、
マイクロ制御部16と状態遷移回路15とは状態遷移指令信
号線20によって接続されている。
概略構成を示す図である。このプロトコル実行装置は、
マイクロバス11に接続され且つ外部要因入力12を受けて
マイクロバス11との間でアドレス情報13及び制御情報14
の授受を行なうことにより状態遷移処理をする状態遷移
回路15と、マイクロバス11に接続され且つ各遷移状態に
おける処理の実行制御を行なうマイクロ制御部16と、マ
イクロ制御部16に接続され、各遷移状態において実行す
べきマイクロプログラムをコード化して格納するマイク
ロコードメモリ17と、プロトコル実行装置をＣＰＵバス
18に接続するＣＰＵインタフェース19とを備えて成り、
マイクロ制御部16と状態遷移回路15とは状態遷移指令信
号線20によって接続されている。
第２図は状態遷移回路15内に組込まれ、プロトコル処理
に際して状態遷移を実行する順序回路の構成例を示す。
この順序回路21は、プロトコル処理に際して状態遷移を
行なうための各種制御信号の論理積をとるアンドゲート
群22、及び論理和をとるオアゲート群23と、フリップフ
ロップ群24とによって構成され、フリップフロップ群24
におけるセット出力を状態遷移信号、リセット出力を帰
還信号として用いる様に構成されている。
に際して状態遷移を実行する順序回路の構成例を示す。
この順序回路21は、プロトコル処理に際して状態遷移を
行なうための各種制御信号の論理積をとるアンドゲート
群22、及び論理和をとるオアゲート群23と、フリップフ
ロップ群24とによって構成され、フリップフロップ群24
におけるセット出力を状態遷移信号、リセット出力を帰
還信号として用いる様に構成されている。
かかる構成を有するプロトコル実行装置において、状態
遷移回路15は状態遷移を発生させる要因としての外部事
象要因入力12と、マイクロ制御部16における処理の結果
得られる次の状態遷移を引き起す要因入力20とが入力さ
れると、内部の順序回路21が作動して遷移状態を決定す
る。この遷移状態が決定されると、その確定状態におけ
る処理内容を示すアドレス情報13と制御情報14をマイク
ロバス11上に出力する。これらのアドレス情報13及び制
御情報14はマイクロ制御部16に入力され、マイクロ制御
部16はマイクロコードメモリ17からコード化されたマイ
クロプログラムをロードし、これによって該当する遷移
状態で必換なプロトコル処理を実行する。この処理の結
果は、状態遷移指令信号線20を通して状態遷移回路15に
伝送され、次の状態遷移を起すことによりプロトコルが
実行される。更に、マイクロ制御部15は、必要があれば
ＣＰＵインタフェース19を介して汎用のＣＰＵバスと接
続されることが出来、汎用ＣＰＵとのインタフェースも
容易に実現される。
遷移回路15は状態遷移を発生させる要因としての外部事
象要因入力12と、マイクロ制御部16における処理の結果
得られる次の状態遷移を引き起す要因入力20とが入力さ
れると、内部の順序回路21が作動して遷移状態を決定す
る。この遷移状態が決定されると、その確定状態におけ
る処理内容を示すアドレス情報13と制御情報14をマイク
ロバス11上に出力する。これらのアドレス情報13及び制
御情報14はマイクロ制御部16に入力され、マイクロ制御
部16はマイクロコードメモリ17からコード化されたマイ
クロプログラムをロードし、これによって該当する遷移
状態で必換なプロトコル処理を実行する。この処理の結
果は、状態遷移指令信号線20を通して状態遷移回路15に
伝送され、次の状態遷移を起すことによりプロトコルが
実行される。更に、マイクロ制御部15は、必要があれば
ＣＰＵインタフェース19を介して汎用のＣＰＵバスと接
続されることが出来、汎用ＣＰＵとのインタフェースも
容易に実現される。
発明の効果 以上の説明から明らかなように、本発明によれば、プロ
トコル実行を構成する要素のうち、プロトコルの状態遷
移を行なう部分を順序回路を用いた状態遷移回路として
ハードウエア化し、各遷移状態において実行すべき処理
内容をマイクロプログラムによってファームウエア化す
ることによって状態遷移の実時間処理が可能になると共
に、プロトコル処理のファームウエアによるパッケージ
化によって、従来の汎用ＣＰＵのソフトウエアによる場
合に比べ高速且つ均一なプロトコル実行が実現されると
いう効果が得られる。
トコル実行を構成する要素のうち、プロトコルの状態遷
移を行なう部分を順序回路を用いた状態遷移回路として
ハードウエア化し、各遷移状態において実行すべき処理
内容をマイクロプログラムによってファームウエア化す
ることによって状態遷移の実時間処理が可能になると共
に、プロトコル処理のファームウエアによるパッケージ
化によって、従来の汎用ＣＰＵのソフトウエアによる場
合に比べ高速且つ均一なプロトコル実行が実現されると
いう効果が得られる。
第１図は本発明の一実施例に係るプロトコル実行装置の
構成を示すブロック図、第２図は第１図中に示された状
態遷移回路の内部構成例を示す回路図、第３図は従来に
おけるプロトコル実行装置の構成例を示すブロック図で
ある。 11……マイクロバス、15……状態遷移回路、16……マイ
クロ制御部、17……マイクロコードメモリ、21……順序
回路
構成を示すブロック図、第２図は第１図中に示された状
態遷移回路の内部構成例を示す回路図、第３図は従来に
おけるプロトコル実行装置の構成例を示すブロック図で
ある。 11……マイクロバス、15……状態遷移回路、16……マイ
クロ制御部、17……マイクロコードメモリ、21……順序
回路
Claims (1)
- 【請求項１】各遷移状態におけるプロコトル処理を実行
制御するマイクロ制御部と、このマイクロ制御部の実行
プログラムを記憶する記憶手段と、入力されるプロトコ
ルデータ及び前記マイクロ制御部からの処理結果からプ
ロトコルの遷移状態を、前記マイクロ制御部及び記憶手
段の処理動作と独立して決定する状態遷移回路とを備え
るプロコトル実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159094A JPH0619742B2 (ja) | 1986-07-07 | 1986-07-07 | プロトコル実行装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159094A JPH0619742B2 (ja) | 1986-07-07 | 1986-07-07 | プロトコル実行装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315349A JPS6315349A (ja) | 1988-01-22 |
| JPH0619742B2 true JPH0619742B2 (ja) | 1994-03-16 |
Family
ID=15686105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159094A Expired - Fee Related JPH0619742B2 (ja) | 1986-07-07 | 1986-07-07 | プロトコル実行装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619742B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209842A (ja) * | 1988-02-18 | 1989-08-23 | Oki Electric Ind Co Ltd | 通信制御処理装置の構成方法 |
| JP2678283B2 (ja) * | 1988-03-15 | 1997-11-17 | 株式会社日立製作所 | データ通信制御装置 |
| JP2819309B2 (ja) * | 1989-06-20 | 1998-10-30 | コニカ株式会社 | 熱現像画像形成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125139A (en) * | 1980-02-04 | 1981-10-01 | Nippon Telegr & Teleph Corp <Ntt> | Communication controller of parallel processing |
| JPS56159739A (en) * | 1980-05-13 | 1981-12-09 | Mitsubishi Electric Corp | Programable sequence controller |
-
1986
- 1986-07-07 JP JP61159094A patent/JPH0619742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315349A (ja) | 1988-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |