JPH0619780A

JPH0619780A - ビット処理装置

Info

Publication number: JPH0619780A
Application number: JP19283592A
Authority: JP
Inventors: Kazunori Arima; 和範有馬
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-06-29
Filing date: 1992-06-29
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】１回のデータ書込みアクセスで所望のビット
のみに所望のデータを書き込むことができる。【構成】あらかじめ設定されたアドレスが出力される
と、デコーダ１Ｂがデータ入力Ｄ０〜Ｄ３を解読して得
られる番号地に基づいてビット番号に対する各ラッチ１
Ｍ〜１Ｏを指定し、論理回路１Ｆ，１Ｇ，１Ｈが指定さ
れたビット番号の各ラッチ１Ｍ〜１Ｏに所望のデータを
書き込む構成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アドレッシングされた
任意のビットに対して所望のデータをライト処理可能な
ビット処理装置に関するものである。

【０００２】

【従来の技術】従来、あるアドレスに割り振られた複数
のビットのうち１ビットを「１」にしたい時は、そのア
ドレスの内容を読み込んで、書き込みたいビットだけを
「１」としたデータとＯＲ処理をし、そのアドレスに書
き込むといった処理をしなければならなかった。

【０００３】また、上記アドレスに書き込んだ内容を記
憶する領域を設け、その記憶された内容と、書き込みた
いビットだけを「１」としたデータとＯＲ処理して、ア
ドレスに書き込みを行っていた。これは、任意の１ビッ
トだけを「０」にしたい場合も同様に、ＯＲ処理の代わ
りに書き込みたいビットだけを「０」にしたデータとＡ
ＮＤ処理をする必要があった。

【０００４】

【発明が解決しようとする課題】このため、上記いずれ
かの処理によっても、読込み，ＯＲ処理（またはＡＮＤ
処理），書込みといった３つの処理を行う必要があり、
任意のビットに対するデータ書込み処理効率が極めて低
いという問題点があった。

【０００５】本発明は、上記の問題点を解決するために
なされたもので、設定されたアドレスに応じて出力され
る設定データを解読して任意のビット番号が割り付けら
れたレジスタにデータを書き込むことにより、１回のデ
ータ書き込みアクセスで所望のビットのみに所望のデー
タを書き込むことができるビット処理装置を得ることを
目的とする。

【０００６】

【課題を解決するための手段】本発明に係るビット処理
装置は、任意のビット番号が個別に割り付けられた複数
のレジスタと、あらかじめ設定されたアドレスに出力さ
れたデータ信号入力を解読して得られる番号値に基づい
て前記ビット番号に対応する各レジスタを指定するビッ
ト番号デコーダと、このビット番号デコーダに指定され
たビット番号のレジスタに所望のデータを書き込むデー
タ書込み手段とを有するものである。

【０００７】また、データ書込み手段は、ビット番号デ
コーダに指定されたビット番号のレジスタに「１」を書
き込むように構成したものである。

【０００８】さらに、ビット番号デコーダに指定された
ビット番号のレジスタに「０」を書き込むように構成し
たものである。

【０００９】また、データ書込み手段は、あらかじめ設
定されたアドレスに出力されたデータ信号入力の特定ビ
ットの設定状態および特定ビットを除く所望のビットで
設定される番号値に基づいて「１」または「０」を指定
ビット番号のレジスタに書き込むように構成したもので
ある。

【００１０】さらに、ビット番号デコーダは、アドレス
の一部でビット番号を指定可能に構成したものである。

【００１１】また、ビット番号デコータは、アドレスの
一部およびデータ信号入力の設定状態に基づいてビット
番号を指定可能に構成したものである。

【００１２】

【作用】本発明においては、あらかじめ設定されたアド
レスが出力されると、ビット番号デコーダがデータ信号
入力を解読して得られる番号値に基づいてビット番号に
対応する各レジスタを指定し、データ書込み手段が指定
されたビット番号のレジスタに所望のデータを書き込む
ことにより、任意のビットに対するデータ書き込みアク
セスを完了することを可能とする。

【００１３】また、データ書込み手段は、ビット番号デ
コーダに指定されたビット番号のレジスタに「１」を書
き込むことにより、特定ビットのレジスタに「１」を設
定可能とする。

【００１４】さらに、データ書込み手段は、ビット番号
デコーダに指定されたビット番号のレジスタに「０」を
書き込むことにより、特定ビットのレジスタに「１」を
設定可能とする。

【００１５】また、データ書込み手段は、あらかじめ設
定されたアドレスに出力されたデータ信号入力の特定ビ
ットの設定状態および特定ビットを除く所望のビットで
設定される番号値に基づいて「１」または「０」を指定
ビット番号のレジスタに書き込むことにより、特定ビッ
トのレジスタに「１」または「０」を設定可能とする。

【００１６】さらに、ビット番号デコーダは、アドレス
の一部でビット番号を指定可能とすることにより、空き
のアドレス空間を利用してデータ書込みを行うビット番
号を指定可能とする。

【００１７】また、ビット番号デコータは、アドレスの
一部およびデータ信号入力の設定状態に基づいてビット
番号を指定可能とすることにより、任意のビット番号が
割り付けられた特定のレジスタに対してのみデータ書き
込みを行うことを可能とする。

【００１８】

【実施例】図１は本発明の一実施例を示すビット処理装
置の構成を説明する回路ブロック図である。

【００１９】図において、１Ａはデコーダで、アドレス
信号線Ａ０，Ａ１の内容をデコードして信号ＣＳ０〜Ｃ
Ｓ３を出力する。特に、アドレス信号線Ａ０，Ａ１が０
・０の時に信号ＣＳ０が「Ｈ」を出力し、アドレス信号
線Ａ０，Ａ１が０・１の時に信号ＣＳ１が「Ｈ」を出力
し、アドレス信号線Ａ０，Ａ１が１・０の時に信号ＣＳ
２が「Ｈ」を出力し、アドレス信号線Ａ０，，Ａ１が１
・１の時に信号ＣＳ３が「Ｈ」を出力する。

【００２０】１Ｂはデコーダで、データ入力Ｄ０〜Ｄ８
中のデータ線Ｄ０〜Ｄ３をデコードして、デコード出力
Ｂ０〜Ｂ１５を出力する。

【００２１】なお、データ入力Ｄ０〜Ｄ３のデータ線Ｄ
３をＭＳＢとし、データ線Ｄ０をＬＳＢとする４ビット
のデータとしてみなした値をｎとすると、Ｂｎが「Ｈ」
となる。

【００２２】１Ｍ〜１Ｏはラッチで、対応する論理回路
１Ｆ，１Ｇ，１Ｈの出力Ｅを、入力ＧがＨレベルの場合
に入力Ｄをラッチする。１Ｊ，１Ｋ，１Ｌはアンド回路
で、書込み信号（ライト信号）ＷＲと対応する論理回路
１Ｃ〜１Ｅの各出力Ｄとのアンド処理を実行して、ラッ
チ１Ｍ〜１Ｏの入力ＧをＨ／Ｌに設定する。なお、書込
み信号（ライト信号）ＷＲは、ビット列（本実施例では
ビットＢＴ０〜ＢＴ８）に書き込みをすることを示すラ
イト信号である。

【００２３】このように構成されたビット処理装置にお
いて、あらかじめ設定されたアドレスが出力されると、
ビット番号デコーダ（デコーダ１Ｂ）がデータ信号入力
（データ線Ｄ０〜Ｄ３）を解読して得られる番号値に基
づいてビット番号に対応する各レジスタ（ラッチ１Ｍ〜
１Ｏ）を指定し、データ書込み手段（論理回路１Ｆ，１
Ｇ，１Ｈ）が指定されたビット番号のレジスタに所望の
データを書き込むことにより、任意のビットに対するデ
ータ書き込みアクセスを完了することを可能とする。

【００２４】また、データ書込み手段は、ビット番号デ
コーダに指定されたビット番号のレジスタに「１」を書
き込むことにより、特定ビットのレジスタに「１」を設
定可能とする。

【００２５】さらに、データ書込み手段は、ビット番号
デコーダに指定されたビット番号のレジスタに「０」を
書き込むことにより、特定ビットのレジスタに「１」を
設定可能とする。

【００２６】また、データ書込み手段は、あらかじめ設
定されたアドレスに出力されたデータ信号入力の特定ビ
ットの設定状態および特定ビットを除く所望のビットで
設定される番号値に基づいて「１」または「０」を指定
ビット番号のレジスタに書き込むことにより、特定ビッ
トのレジスタに「１」または「０」を設定可能とする。

【００２７】さらに、デコータ１Ｂはアドレスの一部で
ビット番号を指定可能とすることにより、空きのアドレ
ス空間を利用してデータ書込みを行うビット番号を指定
可能とする。

【００２８】また、デコーダ１Ｂはアドレスの一部およ
びデータ信号入力の設定状態に基づいてビット番号を指
定可能とすることにより、任意のビット番号が割り付け
られた特定のレジスタに対してのみデータ書き込みを行
うことを可能とする。

【００２９】図２は、図１に示した論理回路１Ｆ〜１Ｈ
の詳細構成を説明する回路ブロック図である。

【００３０】図において、２Ａ，２ＢはＡＮＤ回路で、
ＡＮＤ回路２Ａは入力Ａと入力Ｂとのアンド処理を実行
し、両入力が共にＨレベルの場合に出力ＦをＨレベルと
する。ＡＮＤ回路２Ｂは入力Ｃと入力Ｄとのアンド処理
を実行し、両入力が共にＨレベルの場合に出力ＦをＨレ
ベルとする。２ＣはＯＲ回路で、ＡＮＤ回路２Ａの出力
ＦとＡＮＤ回路２Ｂとの各出力ＦとのＯＲ処理を行い、
出力ＥをＨ／Ｌレベルに設定する。

【００３１】図１に示した論理回路１Ｆ〜１Ｈは上記の
ように構成されているので、入力Ａ，入力Ｂまたは入力
Ｃ，入力ＤがともにＨレベルの場合に、出力Ｅが「Ｈ」
となる。

【００３２】図３は、図１に示した論理回路１Ｃ〜１Ｅ
の詳細構成を説明する回路ブロック図である。

【００３３】図において、３ＡはＡＮＤ回路で、入力Ｂ
と入力Ｃとのアンド処理を行い、出力Ｆを後段のＯＲ回
路３Ｂの入力Ｅに出力する。ＯＲ回路３Ｂの入力Ｄには
入力Ａが入力され、入力Ｅまたは入力Ａのいずれか一方
が「Ｈ」の場合に出力Ｆが「Ｈ」となって、出力Ｄを
「Ｈ」に設定する。

【００３４】論理回路１Ｃでは、信号ＣＳ３およびデコ
ード出力Ｂ０が共に「Ｈ」または信号ＣＳ０が「Ｈ」の
場合に、出力Ｄが「Ｈ」となる。ここで、ビットＢＴ０
は、前述したようにアドレス信号線Ａ０・Ａ１が「０・
０」の時のデータのビット０がセットされる。アドレス
信号線Ａ０・Ａ１が０・０の時、信号ＣＳ０が「Ｈ」に
なる。また、本実施例ではアドレス信号線Ａ０・Ａ１が
１・１の時、つまり信号ＣＳ３が「Ｈ」の時、ビットラ
イトモードとなる。論理回路１Ｃの出力は、アンド回路
１Ｊに入力される。アンド回路１Ｊは、論理回路１Ｃの
出力と書込み信号（ライト信号）ＷＲのアンド処理した
結果を出力し、その出力がラッチ１Ｍの入力Ｇに入力さ
れる。

【００３５】一方、論理回路１Ｆでは、データ線Ｄ０と
信号ＣＳ０が共に「Ｈ」の時、もしくは入力Ｘと信号Ｃ
Ｓ３が「Ｈ」の時、出力Ｅが「Ｈ」となる。信号ＣＳ
０，信号ＣＳ３は前述したように、アドレス信号線Ａ
１，Ａ０をデコードしたものなので、同時に「Ｈ」とは
ならない。

【００３６】つまり、アドレス信号線Ａ０・Ａ１が０・
０の時はデータ線Ｄ０のデータが、アドレス信号線Ａ
０，Ａ１が１・１の時は、入力Ｘの内容が論理回路１Ｆ
から出力される。その出力がラッチ１Ｍの入力となる。
前述したように、ラッチ１Ｍの入力Ｇは、信号ＣＳ０が
「Ｈ」の時、書込み信号（ライト信号）ＷＲが「Ｈ」で
あれば「Ｈ」となる。つまり、アドレス信号線Ａ０・Ａ
１が０・０の時のデータ線Ｄ０の内容値がラッチ１Ｍに
セットされる。そして、ビットＢＴ０に出力される。

【００３７】また、アドレス信号線Ａ０・Ａ１が１・１
の時は、信号ＣＳ３が「Ｈ」なので、デコード出力Ｂ０
が「Ｈ」で、かつ書込み信号（ライト信号）ＷＲが
「Ｈ」であれば、ラッチ１Ｍの入力Ｇが「Ｈ」となり、
入力Ｄには入力Ｘのデータが入力される。ビットライト
で指定したビットを「１」にする時は、入力Ｘを「１」
とする。デコード出力Ｂ０が「Ｈ」の時は、データ入力
Ｄ０〜Ｄ３の値が「０」の時で、これによりビット番号
０を指定している。つまり、ビット番号０のビットＢＴ
０を「Ｈ」にするためには、アドレス００にデータ０
（データ線Ｄ０の内容値）を「１」にして書き込むか、
アドレス信号線Ａ０・Ａ１が１・１でデータ入力Ｄ０〜
Ｄ３を「０」とするようにデータを書き込みすることに
より、ビット指定が可能となる。

【００３８】図４は、図１に示したビット処理装置にお
けるビット書込み処理動作を説明するタイミングチャー
トである。

【００３９】図において、Ｔ１〜Ｔ４は各タイミングを
示す。

【００４０】図示されるように、タイミングＴ１，Ｔ４
でアドレス信号線Ａ０・Ａ１は切り換わる。同時に、デ
ータ入力Ｄ０〜Ｄ７も切り換わる。書込み信号（ライト
信号）ＷＲはタイミングＴ２で「Ｈ」となり、タイミン
グＴ３で「Ｌ」に切り換わる。アドレス信号線Ａ０・Ａ
１をデコードした信号ＣＳ０〜ＣＳ３はタイミングＴ１
から出力され、タイミングＴ４で切り換わる。もちろ
ん、Ｔ４以降、アドレス信号線Ａ０，Ａ１が切り換わら
ない場合には、そのままである。データ入力Ｄ０〜Ｄ３
をデコードしたでコード出力Ｂ０〜Ｂ１５はタイミング
Ｔ１から「Ｈ」に切り換わり、タイミングＴ４で「Ｌ」
となる。もちろん、データ線Ｄ０〜Ｄ３がタイミングＴ
４で変化しない場合には、タイミングＴ４でデコード出
力Ｂ０〜Ｂ１５は変化しない。ラッチの入力Ｄは、論理
回路１Ｆの出力なので、アドレスアドレス信号線Ａ０・
Ａ１が０・０の場合にも、１・１の場合にも、タイミン
グＴ１からタイミングＴ４の間「Ｈ」もしくは「Ｌ」
（本図では「Ｈ」を示した）となる。入力Ｇは、書込み
信号（ライト信号）ＷＲのタイミングによるので、タイ
ミングＴ２からタイミングＴ３の間「Ｈ」となる。そし
て、「Ｌ」に立ち下がる時（タイミングＴ３）の入力Ｄ
の値が保持される（状態Ｑ参照）。タイミングＴ３の
時、入力Ｄは「Ｈ」なので、タイミングＴ３以降、状態
Ｑは「Ｈ」のままである。なお、タイミングＴ２以前
は、前の状態が分からないので、図中では不定状態とし
てある。

【００４１】以上ラッチ１Ｍについて説明してきたが、
同様にラッチ１Ｎの場合、信号ＣＳ０が「Ｈ」でデータ
線Ｄ１が「Ｈ」の時、または信号ＣＳ３が「Ｈ」で、デ
ータ入力Ｄ３〜Ｄ０（０００１）が「１」を示す時、出
力Ｑが「Ｈ」となる。つまり、アドレス信号線Ａ０・Ａ
１が０・０の場合にデータ線Ｄ１を「Ｈ」として、ライ
トするか、あるいはアドレス信号線Ａ０・Ａ１が１・１
の場合に「１」、すなわちデータ入力Ｄ３〜Ｄ０（００
０１）をライトすると、ビットＢＴ１が「Ｈ」となる。

【００４２】同様に、ラッチ１０の場合は、アドレス信
号線Ａ０・Ａ１が０・１の時に、データ線Ｄ０を「１」
にしてライトするか、あるいはアドレス信号線Ａ０・Ａ
１が１・１の場合にデータ「８」、すなわちデータ入力
Ｄ３〜Ｄ０（１０００）をライトすると、ビットＢＴ８
が「Ｈ」となる。

【００４３】以上のように構成すると、特定ビットだけ
を「Ｈ」にしたい時は、アドレス信号線Ａ０・Ａ１が１
・１の時に、その特定のビット番号をデータとして書き
込みを行えば実行できる。

【００４４】以上はビットライトで「１」（「Ｈ」）を
書き込む場合を説明したが、信号Ｘを「０」（「Ｌ」）
にすれば、ビットライトで「０」（「Ｌ」）を書き込む
ことが可能である。

【００４５】また、信号ＸにＤ７を接続すれば、アドレ
ス信号線Ａ０・Ａ１に１・１を書き込むデータによりビ
ットライトすれば、各データを変化させることができ
る。その場合、アドレス信号線Ａ０・Ａ１が１・１の場
合に、８０Ｈ（１６進数）を書けば、ビット番号０、つ
まりビットＢＴ０は「Ｈ」となり、アドレス信号線Ａ０
・Ａ１が１・１の場合に、「００Ｈ」を書き込むビット
ＢＴ０は「Ｌ」となる。

【００４６】また、アドレス信号線Ａ０・Ａ１が１・１
の場合に、データ「８８Ｈ」を書き込むとビットＢＴ８
は「Ｈ」となり、データ「０８Ｈ」を書き込むと「Ｌ」
となる。

【００４７】なお、アドレス空間に余裕がある場合に
は、デコーダ１Ｂにデータ信号の代わりにアドレス信号
を使用すれば、アドレスによりビットライトが実現でき
る。〔他の実施例〕上記実施例ではアドレスをＡ０・Ａ１と
したが、これに固定されるものではない。また、図１に
示した信号Ｘを、他のアドレス空間に配置されたビット
で設定できるようにしても本発明を適用できる。さら
に、「０」のビットライトと、「１」のビットライトを
別のアドレス空間に割り当てて実施することも可能であ
る。例えばアドレス信号線Ａ０・Ａ１が１・０の場合に
「０」のビットライト、アドレス信号線Ａ０・Ａ１が１
・１の場合に「１」のビットライトすると、図３に示し
た入力Ｂに信号ＣＳ２と信号ＣＳ３のＯＲ処理したもの
を入力することで実現できる。その際、信号Ｘは、
「Ｈ」の間まで良い。つまり、信号ＣＳ２が「Ｈ」の時
は、ラッチの入力Ｄは「Ｌ」であるので、信号ＣＳ２が
「Ｈ」で、当該ビット番号がデータとしてライトされた
時は、そのビット番号のビットは「０」にセットされ
る。また、ビット番号は言うまでもなく任意である。図
１に示したビットＢＴ０のビット番号が「９」であって
も本発明に有効である。さらに、連続である必要もな
く、図１に示したビットＢＴ８が、ビット番号３であっ
ても本発明は有効である。ビットライトするビット数を
増やすには、デコーダ１Ｂでデコードするビット数を増
やせば可能である。もちろん、ライトするビット幅は、
８ビットに限定されるものではない。さらに、同時にセ
ットするビットは、１ビットでなくとも本発明は有効で
ある。その場合、複数のビットに同じビット番号を割り
付けることで実現できる。

【００４８】

【発明の効果】以上説明したように、本発明はあらかじ
め設定されたアドレスが出力されると、ビット番号デコ
ーダがデータ信号入力を解読して得られる番号値に基づ
いてビット番号に対応する各レジスタを指定し、データ
書込み手段が指定されたビット番号のレジスタに所望の
データを書き込むように構成したので、任意のビットに
対するデータ書き込みアクセスを完了することができ
る。

【００４９】また、データ書込み手段は、ビット番号デ
コーダに指定されたビット番号のレジスタに「１」を書
き込むように構成したので、特定ビットのレジスタに
「１」を設定することができる。

【００５０】さらに、データ書込み手段は、ビット番号
デコーダに指定されたビット番号のレジスタに「０」を
書き込むように構成したので、特定ビットのレジスタに
「１」を設定することができる。

【００５１】また、データ書込み手段は、あらかじめ設
定されたアドレスに出力されたデータ信号入力の特定ビ
ットの設定状態および特定ビットを除く所望のビットで
設定される番号値に基づいて「１」または「０」を指定
ビット番号のレジスタに書き込むように構成したので、
特定ビットのレジスタに「１」または「０」を設定する
ことができる。

【００５２】さらに、ビット番号デコーダは、アドレス
の一部でビット番号を指定可能に構成したので、空きの
アドレス空間を利用してデータ書込みを行うビット番号
を指定することができる。

【００５３】また、ビット番号デコーダは、アドレスの
一部およびデータ信号入力の設定状態に基づいてビット
番号を指定可能に構成したので、任意のビット番号が割
り付けられた特定のレジスタに対してのみデータ書き込
みを行うことができる。

【００５４】従って、複数のビットの内、選択的にビッ
トを「０」もしくは「１」に１回の書込みアクセスでセ
ットできるので、従来のような２回のアクセスと１回の
演算処理で行うデータ書込みを行うアクセスに比べてデ
ータ書込み処理速度を大幅に向上できる。また、アドレ
スの一部でビット番号を指定可能としたことにより、シ
ステムにあらかじめアドレスデコーダが備えられている
場合、このアドレスデコーダを流用できる等の優れた効
果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すビット処理装置の構成
を説明する回路ブロック図である。

【図２】図１に示した論理回路の詳細構成を説明する回
路ブロック図である。

【図３】図１に示した論理回路の詳細構成を説明する回
路ブロック図である。

【図４】図１に示したビット処理装置におけるビット書
込み処理動作を説明するタイミングチャートである。

【符号の説明】

１Ａデコーダ１Ｂデコーダ１Ｃ論理回路１Ｄ論理回路１Ｅ論理回路１Ｆ論理回路１Ｇ論理回路１Ｈ論理回路１Ｊアンド回路１Ｋアンド回路１Ｌアンド回路１Ｍラッチ１Ｎラッチ１Ｏラッチ

Claims

【特許請求の範囲】

【請求項１】任意のビット番号が個別に割り付けられ
た複数のレジスタと、あらかじめ設定されたアドレスに
出力されたデータ信号入力を解読して得られる番号値に
基づいて前記ビット番号に対応する各レジスタを指定す
るビット番号デコーダと、このビット番号デコーダに指
定されたビット番号のレジスタに所望のデータを書き込
むデータ書込み手段とを有することを特徴とするビット
処理装置。
【請求項２】データ書込み手段は、ビット番号デコー
ダに指定されたビット番号のレジスタに「１」を書き込
むことを特徴とする請求項１記載のビット処理装置。
【請求項３】データ書込み手段は、ビット番号デコー
ダに指定されたビット番号のレジスタに「０」を書き込
むことを特徴とする請求項１記載のビット処理装置。
【請求項４】データ書込み手段は、あらかじめ設定さ
れたアドレスに出力されたデータ信号入力の特定ビット
の設定状態および特定ビットを除く所望のビットで設定
される番号値に基づいて「１」または「０」を指定ビッ
ト番号のレジスタに書き込むことを特徴とする請求項１
記載のビット処理装置。
【請求項５】ビット番号デコーダは、アドレスの一部
でビット番号を指定可能に構成したことを特徴とする請
求項１記載のビット処理装置。
【請求項６】ビット番号デコーダは、アドレスの一部
およびデータ信号入力の設定状態に基づいてビット番号
を指定可能に構成したことを特徴とする請求項１記載の
ビット処理装置。