JPH0619782A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 各メモリバンクへの連続アクセス時における
オーバーヘッドを軽減することができる。 【構成】 各メモリバンクへのアクセスモードが設定さ
れると、メモリアドレス制御回路１７が各バンクのメモ
リアドレスの両最下位ビットラインを除くアドレスビッ
トラインが共有接続された複数のメモリバンクへのアド
レス設定を制御し、制御回路１２，１４がアサートされ
たカラムアドレスストローブ信号に応じてバッファ２
１，２３を介した各メモリバンクへの書込みデータまた
は各メモリバンクからの読出しデータの転送を制御する
構成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムバスを介して
接続されるデバイスがバンク構成されるメモリを介して
データ処理を行う装置に係り、特にバンク構成されるメ
モリへのアクセスを制御するメモリ制御回路に関するも
のである。

【０００２】

【従来の技術】従来、この種の装置において複数のメモ
リチップをバンク構成してメモリアクセスを行う場合、
２ＷＡＹメモリバンク・インターリーブ制御に代表され
るように、各メモリバンクを交互にアクセスするタイミ
ングで構成されている。

【０００３】図８は従来のメモリ制御回路の構成を説明
するブロック図であり、図９〜図１０等を参照しながら
構成ならびに動作について説明する。

【０００４】図において、システムバス１からのサイク
ルスタート信号／ＴＳ（／はアクティブローを示す）や
応答信号／ＡＣＫその他のコントローラ信号６やメモリ
バンク指定等に必要なアドレスバス４の情報から、ＤＲ
ＡＭコントローラ全体を制御する信号をステートコント
ローラ７で生成する。アドレス／データバス２はステー
トコントローラ７からの制御信号３０１によりマルチプ
レクサ３でアドレスバス４とデータバス５に切り分けら
れ、アドレスのラッチ信号３０２によりアドレスラッチ
１６に格納される。このアドレスがメモリアドレスの場
合はローアドレスストローブ信号／ＲＡＳ１０と書込み
イネーブル信号（／ＷＥ）１１の制御信号３０３，Ａバ
ンクのカラムアドレスストローブ信号／ＣＡＳであるカ
ラムアドレスストローブ信号群／ＣＡＳ−Ａｘの制御信
号３０５，ＡバンクのメモリアドレスであるＭＡ−Ａｘ
の制御信号３０６，ＢバンクのメモリアドレスであるＭ
Ａ−Ｂｘの制御信号３０７，Ａバンクのメモリデータで
あるＤＴ−Ａｘの制御信号３０８，Ａバンクのメモリデ
ータであるＤＴ−Ｂｘの制御信号３０９によりメモリへ
のアクセスが行われる。

【０００５】先ず、ラッチされたアドレス３１０からＡ
バンクのアドレス（ＭＡ−Ａｘ）制御回路３１１により
Ａバンクのローアドレスがアドレス線３１２に、Ｂバン
クのアドレス（ＭＡ−Ｂｘ）制御回路３１３によりＢバ
ンクのローアドレスがアドレス線３１４に同時に出力さ
れ、その１クロック後、／ＲＡＳ，／ＣＡＳの制御回路
９によりローアドレスストローブ信号／ＲＡＳ１０がア
サートされ、次に半クロック後、アドレス（ＭＡ−Ａ
ｘ）制御回路３１１によりＡバンクのメモリのカラムア
ドレスがアドレス線３１２に出力され、のアドレス（Ｍ
Ａ−Ｂｘ）制御回路３１３によりＢバンクのメモリのカ
ラムアドレスがアドレス線３１４に出力され、そしてラ
イトアクセスの場合には、書込みイネーブル信号（／Ｗ
Ｅ）１１がアサートされる。

【０００６】ここまでは、Ａバンクの制御信号も、Ｂバ
ンクの制御信号も同じタイミングで動作する。メモリへ
のアクセスアドレスがＡバンクからのアクセスの場合、
カラムアドレスストローブ信号群／ＣＡＳ−Ｂｘの制御
回路１４はそのままで、メモリアドレスがカラムアドレ
スに変化した１クロック後、カラムアドレスストローブ
信号群／ＣＡＳ−Ａｘの制御回路１２により、制御信号
線（／ＣＡＳ−Ａｘ）１３がアサートされる。この時、
シングル転送の時はアクセス要求に対応するバイトに相
当する制御信号線（／ＣＡＳ−Ａｘ）１３のみアサート
され、バースト転送の時は４本すべての制御信号線（／
ＣＡＳ−Ａｘ）１３がアサートされる（Ｂバンクからの
アクセスの時は同様に制御信号線（／ＣＡＳ−Ｂｘ）１
５がサートされる）。

【０００７】バースト転送の時には、カラムアドレスス
トローブ信号群／ＣＡＳ−Ｂｘの制御回路１４により制
御信号線（／ＣＡＳ−Ｂｘ）１５は制御信号線（／ＣＡ
Ｓ−Ａｘ）１３に対して１クロック遅れてアサートされ
る。Ａバンク，Ｂバンクともカラムアドレスストローブ
信号群／ＣＡＳｘのネゲートは、アサートの１．５クロ
ック後に行われ、バースト転送時は各バンクのメモリア
ドレスのカラムアドレスチェンジが各バンクのカラムア
ドレスストローブ信号群／ＣＡＳｘのネゲートと同時に
行われ、半クロック後に、カラムアドレスストローブ信
号群／ＣＡＳｘがサートされる。すなわちカラムアドレ
スストローブ信号群／ＣＡＳｘのアサートタイミングの
幅は２クロックで、ＡバンクとＢバンクでは１クロック
ずれてアサートされるため交互にアサートされる訳であ
る。以上の動作がバースト転送終了まで繰り返され、メ
モリへのアクセスアドレスがＢバンクからのアクセスの
場合は、制御信号線（／ＣＡＳ−Ｂｘ）１５から先にア
クセスされ、同様のアクセスが行われる。

【０００８】以上がメモリアクセス時の制御信号および
メモリアドレスの動作タイミングであるが、次にメモリ
リード時と、メモリライト時のデータと応答信号／ＡＣ
Ｋの制御およびタイミングについて説明する。

【０００９】先ず、メモリライト時は、システムバス１
からのデータバス５をマルチプレクサ／セレクタ２５が
制御信号３０８により最初のアクセスのＡバンクのデー
タバス３１５に切り換え、データバスバッファ（ＤＴ−
Ａｘバッファ）３１７にラッチされ、Ａバンクのメモリ
データバス２０に出力される。この時、システムバス１
には応答信号／ＡＣＫがサートされ、シングル転送の場
合は次のクロックで応答信号／ＡＣＫがネゲートされて
システムバスが解放されるが、バースト転送時は１クロ
ック後にシステムからのデータバス５がＢバンク用のデ
ータに切り換わり、Ａバンク同様制御信号線３０９によ
りＢバンクのデータバス３１６に切り換わってデータバ
スバッファ（ＤＴ−Ｂｘバッファ）３１８にラッチさ
れ、Ｂバンクのメモリデータバス２２に出力される。さ
らに、１クロック後には、システムからのデータバス５
はＡバンク用のデータに切り換わり、その後はバースト
転送終了まで同様の制御が行われる。この時、データバ
ッファが各バンクに１ワードの時は、Ｂバンクの制御信
号線（／ＣＡＳ−Ｂｘ）１５のアサートがＡバンクの制
御信号線（／ＣＡＳ−Ａｘ）１３のアサートに１クロッ
ク遅れるため、１ウエイト入ることになる。メモリへの
アクセスアドレスがＢバンクからのアクセスの場合は、
Ｂバンク用のデータが最初にラッチされ、Ａバンクの時
と同様の制御が行われる。

【００１０】次に、メモリリード時は、最初のアクセス
のＡバンクからのメモリデータバス２０が制御信号３０
８，３０１によりシステムバス１に出力され、システム
バス１にはＡバンクの制御信号線（／ＣＡＳ−Ａｘ）１
３のネゲートタイミングでデータが確定するよう応答信
号／ＡＣＫをアサートする。バースト転送時は、１クロ
ック後は、制御信号３１１によりマルチプレクサ／セレ
クタ２５がＢバンクのデータに切り換わり、システムバ
ス１に出力され、以上の動作がバースト転送終了まで繰
り返される。メモリへのアクセスアドレスがＢバンクか
らのアクセスの場合は、Ｂバンクのデータが最初にセレ
クトされ、Ａバンクの時と同様の制御が行われる。以
下、図９に示すタイミングチャートを参照しながらメモ
リライト動作について、図１０に示すタイミングチャー
トを参照しながらメモリリード動作について説明する。

【００１１】図９において、４０１はシステムクロック
（ＣＬＫ）、４０２はサイクルスタート信号（ＴＳ）、
４０３はリード／ライト信号（Ｒ／Ｗ）、４０４は応答
信号（／ＡＣＫ）、４０５はシステムアドレス／データ
バス（ＡＤｘ）である。上記４０１〜４０５はシステム
バス１上の信号である。

【００１２】４０６はローアドレスストローブ信号／Ｒ
ＡＳ、４０７はメモリのライトイネーブル信号（／Ｗ
Ｅ）、４０８はＡバンクのメモリアドレスであるＭＡ−
Ａｘ、４０９はＡバンクのカラムアドレストローブ信号
／ＣＡＳ−Ａｘ、４１０はＡバンクのメモリデータＤＴ
−Ａｘ、４１１はＢバンクのメモリアドレスＭＡ−Ｂ
ｘ、４１２はＢバンクのカラムアドレストローブ信号／
ＣＡＳ−Ｂｘ、４１３はＢバンクのメモリデータＤＴ−
Ｂｘを示す。

【００１３】サイクルスタート信号４０２がアサートさ
れた時のシステムクロック４０１の立ち上がりタイミン
グでシステムアドレスバス４１４をラッチし、このアド
レスからＡバンクのローアドレス４１５とカラムアドレ
ス４１６，４１７、さらにＢバンクのローアドレス４１
８とカラムアドレス４１９，４２０に変換される。ま
た、この時リード／ライト信号４０３がライト時は、ラ
イトイネーブル信号（／ＷＥ）４０７がサートされる。
システムデターバス４２１とシステムデターバス４２２
がＡバンクメモリデータ（ＤＴ−ＡＸ）４２３とシステ
ムデターバス４２４に、システムデータバス４２５とシ
ステムデターバス４２６がＢバンクメモリデータ（ＤＴ
−Ｂｘ）４２７とＢバンクメモリデータ（ＤＴ−Ｂｘ）
４２８に出力される。

【００１４】次に、メモリリードタイミングは図１０に
示すように、システムバス１の応答信号（／ＡＣＫ）４
０４と、リードライト信号４０３と、メモリライトイネ
ーブル信号４０７とデータバス以外の動作タイミングは
メモリライトの場合と同様である。

【００１５】サイクルスタート信号４０１がアサートさ
れた時のシステムクロック４０１の立ち上がり時にリー
ド／ライト信号４０３がリードの場合は、メモリへのメ
モリライトイネーブル信号４０７がディゼーブルとな
り、Ａバンクからのデータ５０１，５０２がシステムデ
ータバス５０３，５０４に、Ｂバンクからのデータ５０
５，５０６がシステムデータバス５０７，５０８がそれ
ぞれシステムアドレス／データバス（ＡＤｘ）４０５上
に出力され、システムバスの応答信号４０４がアサート
のタイミングで取り込まれる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来例では複数のメモリバンクをアクセス制御するメモリ
制御回路は、上記のように各メモリバンクを異なるタイ
ミングでアクセスする方法（インターリーブ制御）のた
め、下記(1) 〜(4) に示す問題点があった。

【００１７】(1) 最後にアクセスしたメモリバンクのア
クセス終了時間がメモリアクセスサイクルタイムとな
り、結果としてメモリアクセスタイムが低速となる。

【００１８】(2) 最初にアクセスするメモリバンク次第
で各メモリバンクへのアクセスタイミングを変える必要
があり、制御回路が複雑化する。また、アクセスタイミ
ングを変えない回路構成の場合は、一方のバンクからの
アクセスのみといったの限定的な仕様となる。

【００１９】(3) システム構成の変更に伴いメモリバン
クの数が増えた場合は、アクセスタイミングを変更する
必要があり、システム拡張に容易に対応できない。

【００２０】(4) 各メモリバンクのアクセスタイミング
が異なるため、各メモリバンク用のメモリアドレスが必
要となり、大きなアドレスビット幅が必要となり、メモ
リ回路が複雑化するとともに、回路コストが高くなる。

【００２１】本発明は、上記の問題点を解決するために
なされたもので、各メモリバンクへのアクセスモードに
基づいて各メモリバンクのカラムアドレスのアサートタ
イミングを制御することにより、各メモリバンクへの連
続アクセス時におけるオーバーヘッドを軽減できるメモ
リ制御回路を得ることを目的とする。

【００２２】

【課題を解決するための手段】本発明に係るメモリ制御
回路は、各バンクのメモリアドレスの両最下位ビットラ
インを除くアドレスビットラインが共有接続された複数
のメモリバンクと、各メモリバンクへのアクセスモード
に基づいて各メモリバンクに対する同一または個別のメ
モリアドレス設定を制御するアドレス設定制御手段と、
このアドレス設定制御手段により設定されたアドレスに
基づくカラムアドレスのアサートタイミングを制御する
タイミング制御手段と、各メモリバンクへの書込みデー
タまたは各メモリバンクからの読出しデータを格納する
データバッファと、タイミング制御手段によりアサート
されたカラムアドレスに基づいて各メモリバンクへの書
込みデータまたは各メモリバンクからの読出しデータの
転送を制御する転送制御手段とを有するものである。

【００２３】

【作用】本発明においては、各メモリバンクへのアクセ
スモードが設定されると、アドレス設定制御手段が各バ
ンクのメモリアドレスの両最下位ビットラインを除くア
ドレスビットラインが共有接続された複数のメモリバン
クへのアドレス設定を制御し、タイミング制御手段がア
サートされたカラムアドレスストローブ信号に応じてデ
ータバッファを介した各メモリバンクへの書込みデータ
または各メモリバンクからの読出しデータの転送を制御
することにより、各メモリバンクへの連続アクセス時に
おけるオーバーヘッドを軽減することを可能とする。

【００２４】

【実施例】図１は本発明の一実施例を示すメモリ制御回
路を有する情報処理装置の一例を示すシステム構成図で
ある。

【００２５】図において、２０１は装置全体を制御する
ＣＰＵ、２０２は本発明に係るメモリ制御回路(Memory
Controller) で、メモリバンク２０３，２０４へのメモ
リアクセスを制御する。メモリバンク２０３，２０４に
はＣＰＵ２０１が実行するプログラムが記憶されるとと
もに、ＣＰＵ２０１のワークエリアとして機能する。２
０５はダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）で、ＣＰＵ２０１を介さずにメモリバンク２０３，
２０４とＩ／Ｏデバイス間でデータの転送を行う。２０
６はイーサネット（ゼロック社製の登録商標）等のＬＡ
Ｎ（ローカルエリアネットワーク）とのインタフェース
（ＬＡＮ−ｉ／ｆ）、２０７はＲＯＭ，ＳＲＡＭ，ＲＳ
２３２Ｃ等を備える入出力デバイス類（Ｉ／Ｏ）、２０
８はハ−ドディスク、２０９はフロッピ−ディスク、２
１０はディスクインタフェースで（Ｄｉｓｋ−ｉ／
ｆ）、ハ−ドディスク２０８，フロッピ−ディスク２０
９のアクセスを行うディスクインタフェース、２１１は
プリンタ、２１２はプリンタインタフェース（Ｐｒｉｎ
ｔｅｒ−ｉ／ｆ）、２１３はキーボードやマウスのイン
タフェース（Ｋｅｙ−ｉ／ｆ）、２１４はキーボード、
２１５はポインティングデバイスであるマウス、２１６
はイーサネット等のローカルエリアネットワーク、２１
７はＣＲＴ等の画像表示器、２１８は前記画像表示器２
１７のインタフェース（Ｖｉｄｅｏ−ｉ／ｆ）である。

【００２６】以下、各部の動作について説明する。

【００２７】ＣＰＵ２０１がパワーオンされると、入出
力デバイス類２０７にあるＲＯＭ内のプログラムに従っ
てシステムチェック等の立上げ処理を行った後、ハ−ド
ディスク２０８内に格納されたＯＳ等のプログラムをメ
インメモリに持ってくる。ユーザのキーボード２１４や
マウス２１５からの指示により、アプリケーションプロ
グラムが動作する。メモリ（ＡＢａｎｋ Ｍｅｍｏｒ
ｙ）２０３，メモリ（ＢＢａｎｋ Ｍｅｍｏｒｙ）２０
４へのアクセスはメモリ制御回路２０２から同じタイミ
ングで行われる。

【００２８】図２は、図１に示したメモリ制御回路２０
２の詳細構成を説明するブロック図であり、図１と同一
のものには同じ符号を付してある。

【００２９】図において、１はシステムバス、２はシス
テムアドレス／データバス、３はアドレスとデータを切
り分けるマルチプレクサ、４はシステムアドレスバス、
５はシステムデータバス、６はクロック及びコントロー
ル信号のバス、７はメモリ制御回路全体を制御するステ
ートコントローラ、８はステートコントローラ７からの
制御信号、９はローアドレスストローブ信号（／ＲＡＳ
信号表記／はアクティブローを示す）１０及び書込みイ
ネーブル信号（／ＷＥ）１１を発生制御する制御回路、
１２は前記メモリ２０３（Ａバンク）へのカラムアドレ
スストローブ信号群（／ＣＡＳ−Ａｘ）１３（−Ａはバ
ン先を示し、ｘは複数の信号を示す）を出力する制御回
路、１４は前記メモリ２０４（Ｂバンク）へのカラムア
ドレスストローブ信号群／ＣＡＳ−Ｂｘ１５（−Ｂはバ
ン先を示し、ｘは複数の信号を示す）を出力する制御回
路、１６はアドレスラッチで、システムアドレス２のア
ドレスをラッチする。１７はメモリアドレス制御回路
で、メモリアドレス（ＭＡｘ）制御線１８，１９，２０
を対応するメモリ２０３，２０４に出力する。なお、メ
モリアドレス（ＭＡｘ）制御線１９はＡバンクのメモリ
２０３のアドレスの最下位ビットＭＡＡ０に接続され、
メモリアドレス（ＭＡｘ）制御線２０はＢバンクのメモ
リ２０４のアドレスの最下位ビットＭＡＢ０に接続され
ている。

【００３０】２１はバッファ（ＤＴ−ＡｘＢ）で、Ａバ
ンクのメモリ２０３のデータ線ＤＴ−Ａｘ２２の内容を
保持する。２３はバッファ（ＤＴ−ＢｘＢ）で、Ｂバン
クのメモリ２０４のデータ線ＤＴ−Ｂｘ２４の内容を保
持する。２５はシステムデータバス５のマルチプレクサ
として、およびバッファ（データバスバッファ）２１，
２３のセレクタとしての機能を備えるマルチプレクサ／
セレクタである。

【００３１】このように構成されたメモリ制御回路にお
いて、各Ａバンクのメモリ２０３，Ｂバンクのメモリ２
０４へのアクセスモードが設定されると、メモリアドレ
ス制御回路１７が各バンクのメモリアドレスの両最下位
ビットラインを除くアドレスビットラインが共有接続さ
れた複数のメモリバンクへのアドレス設定を制御し、制
御手段１２，１４がアサートされたカラムアドレススト
ローブ信号に応じてバッファ２１，２３を介した各メモ
リバンクへの書込みデータまたは各メモリバンクからの
読出しデータの転送を制御する各メモリバンクへの連続
アクセス時におけるオーバーヘッドを軽減することを可
能とする。

【００３２】図３は、図２に示したメモリ制御回路２０
２の要部詳細構成を説明するブロック図であり、図８と
同一のものには同じ符号を付してある。

【００３３】以下、図４および図５に示すタイミングチ
ャートを参照しながら本発明に係るメモリ制御回路にお
ける２バンクのインターリーブ制御動作について説明す
る。なお、図８に示したメモリアクセス方法との相違
は、バースト転送時、両バンク同時にカラムアドレスス
トローブ信号群／ＣＡＳ−Ａｘ１３，カラムアドレスス
トローブ信号群／ＣＡＳ−Ｂｘ１５（カラムアドレスス
トローブ信号／ＣＡＳｘ）をアサートし、奇数ワード転
送時は、最後のワードのアドレスに対応するバンクのカ
ラムアドレスストローブ信号／ＣＡＳｘだけをアサート
する。また、メモリアドレスは両バンク共通であるが、
Ａバンクのメモリアドレスの最下位ビット（ＭＡＡ０）
となるメモリアドレス制御線１９とＢバンクのメモリア
ドレスの最下位ビット（ＭＡＢ０）となるとなるメモリ
アドレス制御線２０のみ別別とする構成となっている。
以下、図３におけるメモリアクセスの基本動作について
説明する。

【００３４】先ず、ステートコントローラ７からのメモ
リアドレスの制御信号６０１によりラッチされたアドレ
ス３１０からメモリアドレス制御回路１７によりＡ，Ｂ
両バンクにメモリのローアドレスがメモリアドレス（Ｍ
Ａｘ）制御線１８〜２０に出力される。その１クロック
後、制御回路９によりローアドレスストローブ信号１０
がアサートされ、次に半クロック後、メモリアドレス制
御回路１７により両バンクのメモリのカラムアドレスが
メモリアドレス（ＭＡｘ）制御線１８〜２０に出力さ
れ、ライトアクセスの場合は書込みイネーブル信号（／
ＷＥ）１１がアサートされる。

【００３５】シングル転送の時は、従来のタイミングと
同じであるが、バースト転送の時は、従来ＡバンクとＢ
バンクのカラムアドレスストローブ信号／ＣＡＳｘが交
互にアクセスされたが、本発明では両バンクのカラムア
ドレスストローブ信号／ＣＡＳｘが同時にアクセスされ
る。すなわち従来の方法で先にアクセスされたバンクの
カラムアドレスストローブ信号／ＣＡＳｘのアサートタ
イミングで両バンクのカラムアドレスストローブ信号／
ＣＡＳｘをアサートし、奇数転送の場合は、最後のワー
ドのアドレスに対応するバンクのカラムアドレスストロ
ーブ信号／ＣＡＳｘのみをアサートする。また、バース
ト転送でＡバンクからのアクセス時は両バンクのメモリ
アドレスの最下位ビット（ＭＡＡ０）となるとなるメモ
リアドレス制御線１９，２０は同じ信号が出力される
が、バースト転送でＢバンクからのアクセス時はＢバン
クのメモリアドレスの最下位ビット（ＭＡＢ０）となる
メモリアドレス制御線２０はアクセスアドレスに相当す
る信号が出力され、Ａバンクの最下位ビットＭＡＡ０と
なるメモリアドレス制御線１９はＢバンクの最下位ビッ
トＭＡＢ０となるメモリアドレス制御線２０を反転した
信号が出力される。

【００３６】３ワード以上の転送時は、カラムアドレス
ストローブ信号／ＣＡＳｘのネゲートタイミングでＡバ
ンクの最下位ビットＭＡＡ０となるメモリアドレス制御
線１９，Ｂバンクの最下位ビットＭＡＢ０となるメモリ
アドレス制御線２０を反転する。これにより、Ｂバンク
のアドレスバンダリーからのバースト転送であっても４
ワードのラップラウンドアクセスが可能となるわけであ
る。

【００３７】以上がメモリアクセス時の制御信号および
メモリアドレスの動作タイミングであるが、次にメモリ
リード時とメモリライト時のデータの制御およびタイミ
ングについて説明する。 〔メモリライト時のデータの制御例〕先ず、メモリライ
ト時は、ノーウエイトでシステムバスに応答信号／ＡＣ
Ｋがサートされ、システムバス１からのデータ信号５を
マルチプレクサ／セレクタ２５が制御信号３０８により
最初のアクセスのＡバンクのデータバス３１５に切り換
え、データバスバッファ（ＤＴ−Ａｘ）２１にラッチさ
れ、Ａバンクのデータ線（ＤＴ−Ａｘ）２２に出力され
る。シングル転送の場合は、次のクロックで応答信号／
ＡＣＫがネゲートされてシステムバスが解放されるが、
バースト転送時は、１クロック後にシステムからのデー
タバス５はＢバンク用のデータに切り換わり、Ａバンク
同様制御信号３０９によりＢバンクのデータバス３１６
に切り換わってデータバスバッファ（ＤＴ−Ｂｘ）２３
にラッチされ、Ｂバンクのデータ線ＤＴ−Ｂｘ２４に出
力される。さらに、１クロック後には、システムバス１
からのデータバス５はＡバンク用のデータに切り換わ
り、その後はバースト転送終了まで同様の制御が行われ
る。この時、データッバッファが各バンクに１ワードの
時は、従来のインタリーブ制御では１ウエイト入った
が、本発明の場合はノーウエイトで動作する。

【００３８】具体的には、図４に示すタイミングチャー
トに従ってメモリライトアクセスサイクルが実行され
る。なお、図９と同一のものには同じ符号を付してあ
る。

【００３９】図４において、７０１は両バンクのメモリ
アドレスＭＡｘを示し、サイクルスタート信号（ＴＳ）
４０２がアサートされた時のシステムクロック（ＣＬ
Ｋ）４０１の立ち上がりのタイミングでシステムアドレ
スバス４１４をラッチし、このアドレスから両バンクの
ローアドレス７０２とカラムアドレス７０３，Ａバンク
のメモリアドレスの最下位ビットＭＡＡ０，アドレス７
０４に変換される。また、この時、リード／ライト信号
（Ｒ／Ｗ）４０３がライト時は、ライトイネーブル信号
（／ＷＥ）４０７がアサートされる。システムアドレス
／データバス（ＡＤｘ）４０５のアドレス７０５，７０
６がＡバンクのメモリデータＤＴ−Ａｘ４１０のデータ
７０７，７０８として、システムアドレス／データバス
（ＡＤｘ）４０５のアドレス７０９，７１０がＢバンク
のメモリデータＤＴ−Ｂｘ４１３上のデータ７１１，７
１２として出力される。 〔メモリリード時のデータの制御例〕メモリリード時
は、Ａバンクからのデータ線ＤＴ−Ａｘ２２のデータ
と、Ｂバンクからのデータ線ＤＴ−Ｂｘ２４のデータが
制御信号３０８，３０９によりデータバスバッファ（Ｄ
Ｔ−Ａｘ）２１，データバスバッファ（ＤＴ−Ｂｘ）２
３にカラムアドレスストローブ信号／ＣＡＳｘ４０９の
ネゲートタイミングでラッチされ、最初のアクセスアド
レスに対応するバンクのデータがマルチプレクサ／セレ
クタ２５でセレクトされてデータバス５を通り、制御信
号３０１によりシステムバス１に出力され、システムバ
ス１にはカラムアドレスストローブ信号／ＣＡＳｘ４０
９のネゲートタイミングでデータが確定するように応答
信号（／ＡＣＫ）４０９をアサートする。バースト転送
時は、１クロック後は制御信号３０９によりマルチプレ
クサ／セレクタ２５がＢバンクのデータがシステムバス
１に出力され、以上の動作がバ−スト転送終了まで繰り
返される。メモリへのアクセスアドレスがＢバンクから
のアクセスの場合は、Ｂバンク用のデータが最初にラッ
チされ、Ａバンクの時と同様に制御が行われる。

【００４０】具体的には、図５に示すタイミングチャー
トに従ってメモリライトアクセスサイクルが実行され
る。なお、図１０と同一のものには同じ符号を付してあ
る。

【００４１】システムバス１の応答信号（／ＡＣＫ）４
０４，リード／ライト信号（Ｒ／Ｗ）４０３，メモリラ
イトイネーブル信号４０７，データバス等以外の動作タ
イミングはメモリライトの場合と同じである。

【００４２】サイクルスタート信号（ＴＳ）４０２のア
サートされた時のシステムクロック（ＣＬＫ）４０１の
立ち上がり時、かつリード／ライト信号（Ｒ／Ｗ）４０
３がリードの時、メモリへのメモリライトイネーブル信
号（／ＷＥ）４０７がディセーブルとなり、Ａバンクの
メモリデータＤＴ−Ａｘ４１０のデータ８０１，８０２
がシステムデータバスシステムアドレス／データバス
（ＡＤｘ）４０５のデータ８０３，８０４として、スバ
ンクからのメモリデータＤＴ−Ａｘ４１３のデータ８０
５，８０６がシステムデータバスシステムアドレス／デ
ータバス（ＡＤｘ）４０５のデータ８０７，８０８とし
て出力され、システムバス１の応答信号（／ＡＣＫ）４
０４のアサートのタイミングで取り込まれる。

【００４３】図６は本発明に係るメモリ制御回路におけ
るリードアクセス処理手順の一例を示すフローチャート
である。なお、(1) 〜(30)は各ステップを示す。

【００４４】先ず、サイクルスタート信号４０２がアサ
ートされるのを待機し(1) 、サイクルスタート信号４０
２がアサートされたら、システムアドレスバスがラッチ
されるのを待機し(2) 、システムクロック１のカウンタ
ｃｌｋを「０」とするとともに、両バンクにメモリのロ
ーアドレスを出力する(3) 。次いで、システムクロック
１が１クロック分経過するのを待機し(4) 、ローアドレ
スストローブ信号（／ＲＡＳｘ）１０をアサートし(5)
、これよりシステムクロック１の半クロック後(6) 、
リードアクセスかどうかを判定し(7) 、ＹＥＳならば書
込みイネーブル信号（／ＷＥ）１１をアサートし(8) 、
ステップ(9) 以降に進み、ＮＯならばバンク先がＡかど
うかを判定し(9) 、ＹＥＳならばメモリアドレス（ＭＡ
ｘ）をコラムアドレスとし、Ａバンクのメモリアドレス
の最下位ビットＭＡＡ０とＢバンクのメモリアドレスの
最下位ビットＭＡＢ０を同一とし(11)、ＮＯならばＡバ
ンクのメモリアドレスの最下位ビットＭＡＡ０をとＢバ
ンクのメモリアドレスの最下位ビットＭＡＢ０を反転し
て出力する(10)。次いで、システムクロック１の１クロ
ック後(12)、バーストモードかどうかを判定し(13)、Ｎ
Ｏならばアクセス要求に対応するバイト分制御信号線
（／ＣＡＳ−Ａｘ）１３をアサートし(14)、ＹＥＳなら
ば制御信号線（／ＣＡＳ−Ａｘ）１３の４本すべてをア
サートする(15)。

【００４５】次いで、シングル転送かどうかを判定し(1
6)、ＹＥＳならば転送先がＡバンクかどうかを判定し(1
7)、ＹＥＳならばＡバンクのカラムアドレスストローブ
信号（ＣＡＳ−Ａｘ）４０９をアサートし(18)、これよ
りシステムクロック１の半クロック後(20)、カラムスア
ドレストローブ信号（ＣＡＳ−Ａｘ）４０９をネゲート
し(22)、ローアドレスストローブ信号（／ＲＡＳｘ）１
０，書込みイネーブル信号（／ＷＥ）１１をネゲートし
(24)、処理を終了する。

【００４６】一方、ステップ(17)の判定でＮＯの場合
は、カラムアドレスストローブ信号（ＣＡＳ−Ｂｘ）４
１２をアサートし(19)、これよりシステムクロック１の
半クロック後(21)、カラムアドレスストローブ信号（Ｃ
ＡＳ−Ｂｘ）４１２をネゲートし(23)、書込みイネーブ
ル信号（／ＷＥ）１１をネゲートし(24)、処理を終了す
る。

【００４７】一方、ステップ(16)の判定でＮＯ場合ステ
ップは、カラムアドレスストローブ信号（ＣＡＳ−Ａ
ｘ）４０９，カラムアドレスストローブ信号（ＣＡＳ−
Ｂｘ）４１２を同時にアサートし(25)、システムクロッ
ク１の半クロック後(26)、カラムスアドレストローブ信
号（ＣＡＳ−Ａｘ）４０９，カラムアドレスストローブ
信号（ＣＡＳ−Ｂｘ）４１２を同時にネゲートし(27)、
最後のワードかどうかを判定し(28)、ＹＥＳならばロー
アドレスストローブ信号（／ＲＡＳｘ）１０，書込みイ
ネーブル信号（／ＷＥ）１１をネゲートし(24)、処理を
終了する。

【００４８】一方、ステップ(28)の判定でＮＯの場合
は、Ａバンクのメモリアドレスの最下位ビットＭＡＡ０
とＢバンクのメモリアドレスの最下位ビットＭＡＢ０を
それぞれ反転し(29)、これよりシステムクロック１の半
クロック後(30)、ステップ(15)に戻る。

【００４９】図７は本発明に係るメモリ制御回路におけ
るライトアクセス処理手順の一例を示すフローチャート
である。なお、(1) 〜(28)は各ステップを示す。

【００５０】先ず、サイクルスタート信号４０２がアサ
ートされるのを待機し(1) 、サイクルスタート信号４０
２がアサートされたら、システムアドレスバスがラッチ
されるのを待機し(2) 、システムクロック１のカウンタ
ｃｌｋを「０」とし(3) 、アクセスモードがライトモー
ドかどうかを判定し(4) 、ＹＥＳならば応答信号（／Ａ
ＣＫ）４０４をアサートし(5) 、バンク先がＡかどうか
を判定し(6) 、ＹＥＳならばＡバンクのメモリデータ
（ＤＴ−Ａｘ）４１０をラッチし(7) 、ＮＯならばＢバ
ンクのメモリデータ（ＤＴ−Ｂｘ）４１３をラッチし
(8) 、これよりシステムクロック１の１クロック後(9)
、最後のワードかどうかを判定し(10)、ＮＯならばス
テップ(5) に戻り、ＹＥＳならば応答信号（／ＡＣＫ）
４０４をネゲートとし(11)、処理を終了する。

【００５１】一方、ステップ(4) の判定でＮＯ場合は、
システムクロック１の３クロック後(12)、応答信号（／
ＡＣＫ）をアサートし(13)、バンク先がＡかどうかを判
定し(14)、ＹＥＳならばマルチプレクサ／セレクタ２３
がアクセス先のデータバスをＡバンクに切り換え(15)、
次のシステムクロック１で(16)、データバスバッファ
（ＤＴ−Ａｘ）２１，データバスバッファ（ＤＴ−Ｂ
ｘ）２３にラッチされ(17)、シングル転送かどうかを判
定し(18)、ＮＯならばステップ(11)に戻り、ＹＥＳなら
ばマルチプレクサ／セレクタ２３がアクセス先のデータ
バスをＢバンクに切り換え(19)、次のシステムクロック
１で(20)、最後のワードかどうかを判定し(21)、ＮＯな
らばステップ(13)に戻り、ＹＥＳならばステップ(11)に
戻り、応答信号（／ＡＣＫ）をネゲートとし(11)、処理
を終了する。

【００５２】一方、ステップ(14)の判定でＮＯの場合
は、マルチプレクサ／セレクタ２３がアクセス先のデー
タバスをＢバンクに切り換え(22)、次のシステムクロッ
ク１で(23)、データバスバッファ（ＤＴ−Ａｘ）２１，
データバスバッファ（ＤＴ−Ｂｘ）２３にラッチされ(2
4)、シングル転送かどうかを判定し(25)、ＮＯならばス
テップ(11)に戻り、ＹＥＳならばマルチプレクサ／セレ
クタ２３がアクセス先のデータバスをＡバンクに切り換
え(26)、次のシステムクロック１で(27)、最後のワード
かどうかを判定し(28)、ＮＯならばステップ(13)に戻
り、ＹＥＳならばステップ(11)に戻り、応答信号（／Ａ
ＣＫ）４０４をネゲートとし(11)、処理を終了する。

【００５３】これにより、リード時、偶数ワードの転送
の時は、従来のインタリーブに比べてメモリアクセスサ
イクルが短くなるため、ローアドレスストローブ／ＲＡ
Ｓのプリチャージが早く終了し、連続アクセス時にオー
バヘッドが軽減される。

【００５４】また、ライト時、データバッファが両バン
クに１ワードの時ノーウエイトで動作でき、上記理由に
よるオーバヘッドが軽減される。

【００５５】さらに、両バンク同じタイミングでアクセ
スするため、メモリアドレスを削減でき、小型化が図ら
れる。

【００５６】また、メモリアドレスの最下位ビットを各
バンク毎に別々としたため、バースト転送時４ワードの
ラップラウンドアクセスが可能となる。

【００５７】なお、上記実施例ではメモリバンクが２つ
の場合について説明したが、両バンク同時にアクセスす
るためメモリバンクの数が増えても同様の制御が可能で
ある。

【００５８】また、上記実施例では両バンクのメモリア
ドレスは最下位ビットのみ別々とすることで４ワードラ
ップラウンドバースト転送できるようにしたが、最下位
２ビットを別々とすることで８ワードラップラウンドバ
ースト転送が可能となる。同様に、１ビットずつ増やせ
ば１６，３２，６４，…ワードラップラウンドにも容易
に対応できる。

【００５９】さらに、上記実施例では両バンクのメモリ
アドレスは最下位ビットのみ別々とする構成により４ワ
ードラップランドバースト転送できるようにしたが、メ
モリアドレスは両バンク共通とする代わりに、メモリバ
ンクの数を「４」とすることにより、４ワードラップラ
ンドバースト転送が可能となる。同様にメモリバンクを
８，１６，３２…ワードラップラウンドに対応できる。

【００６０】

【発明の効果】以上説明したように、本発明は各メモリ
バンクへのアクセスモードが設定されると、アドレス設
定制御手段が各バンクのメモリアドレスの両最下位ビッ
トラインを除くアドレスビットラインが共有接続された
複数のメモリバンクへのアドレス設定を制御し、タイミ
ング制御手段がアサートされたカラムアドレスストロー
ブ信号に応じてデータバッファを介した各メモリバンク
への書込みデータまたは各メモリバンクからの読出しデ
ータの転送を制御するように構成したので、リード時、
偶数ワードの転送の時は従来のインターリーブに比べて
メモリアクセスが短くなるため、ローアドレスストロー
ブ信号のプリチャージが早く終了し、各メモリバンクへ
の連続アクセス時におけるオーバーヘッドを軽減するこ
とができる。

【００６１】また、ライト時、データバッファが両バン
クに１ワードの時、ノーウエイトで動作せることがで
き、各メモリバンクへの連続アクセス時におけるオーバ
ーヘッドを軽減することができる。

【００６２】さらに、両メモリバンクを同じタイミング
でアクセスするため、メモリアドレスを削減でき、メモ
リ制御回路の構成を小型化できる。

【００６３】また、両メモリバンクの最下位ビットを別
別としたため、バースト転送時、４ワードのラップラウ
ンドアクセスが可能となる等の幾多の優れた効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示すメモリ制御回路を有す
る情報処理装置の一例を示すシステム構成図である。

【図２】図１に示したメモリ制御回路の詳細構成を説明
するブロック図である。

【図３】図２に示したメモリ制御回路の要部詳細構成を
説明するブロック図である。

【図４】本発明に係るメモリ制御回路におけるメモリラ
イト動作を説明するタイミングチャートである。

【図５】本発明に係るメモリ制御回路におけるメモリリ
ード動作を説明するタイミングチャートである。

【図６】本発明に係るメモリ制御回路におけるリードア
クセス処理手順の一例を示すフローチャートである。

【図７】本発明に係るメモリ制御回路におけるライトア
クセス処理手順の一例を示すフローチャートである。

【図８】従来のメモリ制御回路の構成を説明するブロッ
ク図である。

【図９】従来のメモリ制御回路におけるメモリライト動
作を説明するタイミングチャートである。

【図１０】従来のメモリ制御回路におけるメモリリード
動作を説明するタイミングチャートである。

【符号の説明】

１ システムバス ２ システムアドレス／データバス ５ システムデータバス ７ ステートコントローラ ９ 制御回路 １２ 制御回路 １４ 制御回路 １６ アドレスラッチ １７ メモリアドレス制御回路 ２１ バッファ ２２ バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各バンクのメモリアドレスの両最下位ビ
   ットラインを除くアドレスビットラインが共有接続され
   た複数のメモリバンクと、各メモリバンクへのアクセス
   モードに基づいて各メモリバンクに対する同一または個
   別のメモリアドレス設定を制御するアドレス設定制御手
   段と、このアドレス設定制御手段により設定されたアド
   レスに基づくカラムアドレスのアサートタイミングを制
   御するタイミング制御手段と、各メモリバンクへの書込
   みデータまたは各メモリバンクからの読出しデータを格
   納するデータバッファと、前記タイミング制御手段によ
   りアサートされたカラムアドレスに基づいて各メモリバ
   ンクへの書込みデータまたは各メモリバンクからの読出
   しデータの転送を制御する転送制御手段とを有すること
   を特徴とするメモリ制御回路。