JPH0620113B2 - 非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃ - Google Patents
非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃInfo
- Publication number
- JPH0620113B2 JPH0620113B2 JP60028482A JP2848285A JPH0620113B2 JP H0620113 B2 JPH0620113 B2 JP H0620113B2 JP 60028482 A JP60028482 A JP 60028482A JP 2848285 A JP2848285 A JP 2848285A JP H0620113 B2 JPH0620113 B2 JP H0620113B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- diffusion
- well
- type diffusion
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/409—Combinations of FETs or IGBTs with lateral BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 この発明は集積回路（IC）チップに形成される電流源に
関する。特に、この発明は例えば高性能増幅器回路の部
分として使用される MOS直結（Cascded）バイポーラ電
流源に関する。ここで説明される発明はカスケード式２
ステージD/A 変換器に採用される増幅器に使用される。
関する。特に、この発明は例えば高性能増幅器回路の部
分として使用される MOS直結（Cascded）バイポーラ電
流源に関する。ここで説明される発明はカスケード式２
ステージD/A 変換器に採用される増幅器に使用される。
サセット（Susset）特許第3,997,892号は、第１ステー
ジが１組の高位入力ビットに相当する第１セグメント電
圧を発生するため抵抗ストリングDACを含む２ステージ
カスケード式D/A変換器を示す。その電圧はバッファ増
幅器を介して、下位ビットにより選定第１ステージ・セ
グメント電圧を補間する第２ステージ変換器へ送られ
る。
ジが１組の高位入力ビットに相当する第１セグメント電
圧を発生するため抵抗ストリングDACを含む２ステージ
カスケード式D/A変換器を示す。その電圧はバッファ増
幅器を介して、下位ビットにより選定第１ステージ・セ
グメント電圧を補間する第２ステージ変換器へ送られ
る。
16ビット等高分解能で良好に達成する変換器では、イン
ターステージ・バッファ増幅器はきわめてきびしい仕様
に適合しなければならない。このような仕様は周知の技
術を用いては達成できないとされている。
ターステージ・バッファ増幅器はきわめてきびしい仕様
に適合しなければならない。このような仕様は周知の技
術を用いては達成できないとされている。
増幅器の性能を著しく向上する特異形状のMOS バイポー
ラ電流源を利用するIC増幅器が提供される。これら電流
源構造はＮウエル非エピタキシャルICプロセスを使用し
て形成され、さらに相互接続が行われる利点のためのメ
タル形成を要せずに電流源内で相互接続を有する。電流
源は増幅器回路に具体的に開示されているが、このよう
な電流源は他の形式の集積回路にも適用される。
ラ電流源を利用するIC増幅器が提供される。これら電流
源構造はＮウエル非エピタキシャルICプロセスを使用し
て形成され、さらに相互接続が行われる利点のためのメ
タル形成を要せずに電流源内で相互接続を有する。電流
源は増幅器回路に具体的に開示されているが、このよう
な電流源は他の形式の集積回路にも適用される。
本発明の他の目的、態様ぞよび利益は添付図面と共に考
察される実施例についての以下の説明より一部指摘され
一部明らかとなる。
察される実施例についての以下の説明より一部指摘され
一部明らかとなる。
16ビットD/A 変換器の回路図である第１図をまず参照す
ると、本装置には総括的に(20)と22で示される２つのカ
スケード式ステージを含む。各ステージには256-R 抵抗
ストリング(24,26)を備える。夫々のステージにスイッ
チ制御信号を発生させるのに周知構成の論理回路(28,3
0)が使用される。バッファ増幅器A1、A2を使用して第１
ステージ・セグメント出力電圧を第２ステージに送り、
ここで抵抗ストリング26の端部に印加される。
ると、本装置には総括的に(20)と22で示される２つのカ
スケード式ステージを含む。各ステージには256-R 抵抗
ストリング(24,26)を備える。夫々のステージにスイッ
チ制御信号を発生させるのに周知構成の論理回路(28,3
0)が使用される。バッファ増幅器A1、A2を使用して第１
ステージ・セグメント出力電圧を第２ステージに送り、
ここで抵抗ストリング26の端部に印加される。
第１ステージの抵抗ストリング(24)は+UREFと-UREFで示
される電圧を加えられる。その電圧は抵抗ストリングに
よって256の等しい電圧セグメントに分割される。任意
の２つの隣接電圧タップは16ビット入力語の上位バイト
（８ビット）に従って選択される。増幅器A1は一方の選
択タップ（例えばタップ251）の電圧を第２ステージの
頂部へ転送する。増幅器A2は電圧を直隣接タップ（例え
ばタップ252）から第２ステージの底部へ転送する。出
力増幅器A3は、16ビット入力語の下位バイトにより重み
を付けられたタップ(251と252)間の電圧降下を線状に補
間する信号を発生する。
される電圧を加えられる。その電圧は抵抗ストリングに
よって256の等しい電圧セグメントに分割される。任意
の２つの隣接電圧タップは16ビット入力語の上位バイト
（８ビット）に従って選択される。増幅器A1は一方の選
択タップ（例えばタップ251）の電圧を第２ステージの
頂部へ転送する。増幅器A2は電圧を直隣接タップ（例え
ばタップ252）から第２ステージの底部へ転送する。出
力増幅器A3は、16ビット入力語の下位バイトにより重み
を付けられたタップ(251と252)間の電圧降下を線状に補
間する信号を発生する。
スイッチ・セレクタ装置および変換器の抵抗ストリング
の詳細は本出願人により本出願と同日である昭和60年２
月18日に提出された特許願(2)に開示されている。
の詳細は本出願人により本出願と同日である昭和60年２
月18日に提出された特許願(2)に開示されている。
第２図は、増幅器(A1)、(A2)と(A3)に使用するのに適し
た増幅器の概略回路を示している。これらの増幅器は、
３μｓで16ビットに固定すると、同時に、高精密dc演算
増幅器として使用されている。この増幅器は、負荷とし
てイミタンスインバータQ108-112を使用している単一の
差動利得段Q113、Q114を含み、ゲイン１のMOS/バイポー
ラのインピーダンスバッファに接続されている。この主
極補償増幅器は、ブーストラップの使用により106とい
う高いAUOL（大振幅電圧利得）を達成している。このこ
とは、Q113、114における信号に依存したVCBのアーリー
変調を最小にし、Q108-112で構成されている増幅器のル
ープゲインと等しい係数の増幅段の差動負荷インピーダ
ンスを増加させ、最後に、M117とM119の間にVDSトラッ
クを作ることによりゲイン１のMOS/バイポーラバッファ
を直線化している。
た増幅器の概略回路を示している。これらの増幅器は、
３μｓで16ビットに固定すると、同時に、高精密dc演算
増幅器として使用されている。この増幅器は、負荷とし
てイミタンスインバータQ108-112を使用している単一の
差動利得段Q113、Q114を含み、ゲイン１のMOS/バイポー
ラのインピーダンスバッファに接続されている。この主
極補償増幅器は、ブーストラップの使用により106とい
う高いAUOL（大振幅電圧利得）を達成している。このこ
とは、Q113、114における信号に依存したVCBのアーリー
変調を最小にし、Q108-112で構成されている増幅器のル
ープゲインと等しい係数の増幅段の差動負荷インピーダ
ンスを増加させ、最後に、M117とM119の間にVDSトラッ
クを作ることによりゲイン１のMOS/バイポーラバッファ
を直線化している。
開ループゲインを保つため、すべての電流源（円の中の
矢印に書いて示している）は、MOS直結（カスコード）
バイポーラ構造である。かかる電流源の１つをM113とQ
133に詳しく示す。FET の送電圧伝達比により与えられ
る合成インピーダンスの増加は、M113のドレインで達成
される106ボルトという高いアーリー電圧を可能にす
る。同様に、Q104とM105は、非エピタキシャル法で作成
する時に問題になる分割縦／横PNPの固有の低いインピ
ーダンスをさけるので、プラスの供給（電圧）源につい
ても同様な利点がある。
矢印に書いて示している）は、MOS直結（カスコード）
バイポーラ構造である。かかる電流源の１つをM113とQ
133に詳しく示す。FET の送電圧伝達比により与えられ
る合成インピーダンスの増加は、M113のドレインで達成
される106ボルトという高いアーリー電圧を可能にす
る。同様に、Q104とM105は、非エピタキシャル法で作成
する時に問題になる分割縦／横PNPの固有の低いインピ
ーダンスをさけるので、プラスの供給（電圧）源につい
ても同様な利点がある。
1b補償は、M101-103とQ100で一部示されている、下のし
きい値で動作するPMOS電流リフレクタにより行われてい
る。ダーリントンNPN／縦出力段は、出力VPNP、Q122に
対してIbブースタを持っている。Q125、126と共に
M109、110は、負のスクリューでQ117のエミッタの電圧
をVoutが遅延させる時出力へのベース駆動をブーストす
る。増幅器は、1500mil2の大きさで、３μｓで10ppmに
固定される。
きい値で動作するPMOS電流リフレクタにより行われてい
る。ダーリントンNPN／縦出力段は、出力VPNP、Q122に
対してIbブースタを持っている。Q125、126と共に
M109、110は、負のスクリューでQ117のエミッタの電圧
をVoutが遅延させる時出力へのベース駆動をブーストす
る。増幅器は、1500mil2の大きさで、３μｓで10ppmに
固定される。
かかるP-型およびN-型 MOSカスコードバイポーラ電流源
の構成図、第３Ａ図に該デバイスの断面図で、第３Ｂ図
に平面図でそれぞれ示している。第３Ｃ図は、各デバイ
スの電気回路をほぼ、第３Ａ図と第３Ｂ図の構成素子に
対応して示している。
の構成図、第３Ａ図に該デバイスの断面図で、第３Ｂ図
に平面図でそれぞれ示している。第３Ｃ図は、各デバイ
スの電気回路をほぼ、第３Ａ図と第３Ｂ図の構成素子に
対応して示している。
第３Ａ図と第３Ｂ図の左側部分を参照する。非エピタキ
シャルP-型基板に、通常のN-ウエル(100)を形成してい
る。N-ウエルの左端には、PMOSデバイスのドレインとし
て働く、一般に直線で輪郭を囲んだ第１のP-型拡散層(1
02)がある。このデバイスのソースは、その主要部分が
方形のリングとして配されている第２のP-型拡散層(10
4)である。PMOSゲート106は、ドレインとソースの間に
位置している。
シャルP-型基板に、通常のN-ウエル(100)を形成してい
る。N-ウエルの左端には、PMOSデバイスのドレインとし
て働く、一般に直線で輪郭を囲んだ第１のP-型拡散層(1
02)がある。このデバイスのソースは、その主要部分が
方形のリングとして配されている第２のP-型拡散層(10
4)である。PMOSゲート106は、ドレインとソースの間に
位置している。
拡散層(104)の矩形環内には、横方向PNPトランジスタの
エミッタとして働く、別の拡散層(108)がある。N-ウエ
ルのN-型材料はこのトランジスタのベースとして働き、
ベースとの接続は、通常U-型をしていて、矩形環P-型拡
散層(104)を部分的に囲むように拡がったN+拡散層(109)
により行われている。LPNPのコレクタは拡散層(104)に
より構成されている。したがって、この拡散層、LPNPの
コレクタと、PMOSデバイスのソースの両方の機能を果た
していると見なせる。
エミッタとして働く、別の拡散層(108)がある。N-ウエ
ルのN-型材料はこのトランジスタのベースとして働き、
ベースとの接続は、通常U-型をしていて、矩形環P-型拡
散層(104)を部分的に囲むように拡がったN+拡散層(109)
により行われている。LPNPのコレクタは拡散層(104)に
より構成されている。したがって、この拡散層、LPNPの
コレクタと、PMOSデバイスのソースの両方の機能を果た
していると見なせる。
これらの機能の両方とも同い拡散層で行うので、PMOSソ
ースとPNPコレクタは、メタライゼーションでブリッジ
をかける必要なしに、互いに電気的に効果的に接続して
いる。すなわち、第３Ｃ図の回路図で(110)に描かれて
いる接続を作るために、基板に金属層を加える必要はな
い。
ースとPNPコレクタは、メタライゼーションでブリッジ
をかける必要なしに、互いに電気的に効果的に接続して
いる。すなわち、第３Ｃ図の回路図で(110)に描かれて
いる接続を作るために、基板に金属層を加える必要はな
い。
P-型拡散層(104)に電極が付けられていないのは、MOS-
バイポーラ電流源のソース／コレクタに外部からの接続
が必要ないためである。電極は、PMOSドレインとLPNPト
ランジスタのベースおよびエミッタに付けられている。
バイポーラ電流源のソース／コレクタに外部からの接続
が必要ないためである。電極は、PMOSドレインとLPNPト
ランジスタのベースおよびエミッタに付けられている。
該PMOS-バイポーラ電流源の特徴は、１つのN-ウエル内
に全回路が集積されていることであり、これはプロセス
を実行する上で非常に有利である。
に全回路が集積されていることであり、これはプロセス
を実行する上で非常に有利である。
第３Ａ図と第３Ｂ図の右側部分には、N-型拡散層(116)
を含んでいるP-拡散層を内部に持つ他のN-ウエル拡散層
が示されている。これら３要素は、それぞれ NPNトラン
ジスタのコレクタ、ベース及びエミッタとして機能す
る。ベースおよびエミッタ電極(118)、(120)は、接続の
必要から基板上部に形成されている。
を含んでいるP-拡散層を内部に持つ他のN-ウエル拡散層
が示されている。これら３要素は、それぞれ NPNトラン
ジスタのコレクタ、ベース及びエミッタとして機能す
る。ベースおよびエミッタ電極(118)、(120)は、接続の
必要から基板上部に形成されている。
N-ウエル(112)は、初めの拡散層と重なるN+拡散層(122)
により効果的に横方向に拡張されている。N+拡散層は、
ゲート電極(124)沿いの領域まで達し、ゲートの反対側
には、さらにN+拡散層(126)が形成されている。後者の
拡散層は、NMOSデバイスのドレインとして働く。このデ
バイスのソースは、N-ウエル(112)を含めたN-型物、質
により形成されている。
により効果的に横方向に拡張されている。N+拡散層は、
ゲート電極(124)沿いの領域まで達し、ゲートの反対側
には、さらにN+拡散層(126)が形成されている。後者の
拡散層は、NMOSデバイスのドレインとして働く。このデ
バイスのソースは、N-ウエル(112)を含めたN-型物、質
により形成されている。
よって、（本実施例では拡張部分(122)を含めて）N-ウ
エル(112)はNMOSデバイスのソースとNPNトランジスタの
コレクタ双方として働いている。したがって、これら２
つの要素は、第３Ｃ図で(128)で示した電気的接続を、
メタライゼーション層の必要なしに効果的に行ってい
る。N-MOSおよびCMOSの製造において、通常使用されて
いるものと同等の低抵抗ソース−ドレイン拡散である拡
散層(122)を含めたことによって第３Ｃ図で経路(128)で
概略的に表したオーミック抵抗を減ずることになり、合
成構造の動作を高めている。本発明の操作は、上記の他
については(122)を省略しても影響を受けない。
エル(112)はNMOSデバイスのソースとNPNトランジスタの
コレクタ双方として働いている。したがって、これら２
つの要素は、第３Ｃ図で(128)で示した電気的接続を、
メタライゼーション層の必要なしに効果的に行ってい
る。N-MOSおよびCMOSの製造において、通常使用されて
いるものと同等の低抵抗ソース−ドレイン拡散である拡
散層(122)を含めたことによって第３Ｃ図で経路(128)で
概略的に表したオーミック抵抗を減ずることになり、合
成構造の動作を高めている。本発明の操作は、上記の他
については(122)を省略しても影響を受けない。
本発明の好ましい実施例につき上記に詳細に記述した
が、これは本発明を説明する目的で成されたものであっ
て本発明を制約するものではなく、本発明の請求範囲を
実施する間に本分野の専門家によって数々の修正改良が
可能である点に留意されたい。
が、これは本発明を説明する目的で成されたものであっ
て本発明を制約するものではなく、本発明の請求範囲を
実施する間に本分野の専門家によって数々の修正改良が
可能である点に留意されたい。
第１図は、２段縦続接続のD/A 変換器の概略図である。 第２図は、第１図の変換器に使用されている増幅器の回
路図である。 第３Ａ、３Ｂおよび３Ｃ図は、非エピタキシャル法によ
り形成されたN-型およびP-型MOS-直結バイポーラ電流源
の詳細を示している。
路図である。 第３Ａ、３Ｂおよび３Ｃ図は、非エピタキシャル法によ
り形成されたN-型およびP-型MOS-直結バイポーラ電流源
の詳細を示している。
Claims (7)
- 【請求項１】非エピタキシャル処理によって形成され、
Ｎウエルを内蔵するＰ型基板をもつモノリシックICにお
いて： 該IC内で接続されるＰ型MOS直結バイポーラ電流源が： PMOSデバイスのドレインおよびソースとして動作するＮ
ウエル(100)内の第１および第２の別々のＰ型拡散(それ
ぞれ102および104)と、 該第１および第２のＰ型拡散(102、104)の間に位置する
ゲート(106)と、 該第１および第２の拡散(102、104)から離れた、該Ｎウ
エル(100)の領域内にあり、該第２のＰ型拡散をそのコ
レクタ、該Ｎウエル(100)をそのベースとしてもつ横方
向NPNトランジスタのエミッタとして動作する第３のＰ
型拡散(108)と、 該第１(102)および第３(108)のＰ型拡散と、Ｎウエル(1
00)とに対する接続を行うための電極とを含み、 前記PMOSのソースと前記バイポーラのコレクタとが拡散
−金属−拡散という相互接続を必要とせずに電気的に接
続されていることを特徴とする非エピタキシャル構造内
に Ｐ型MOS直結バイポーラ電流源を含むIC。 - 【請求項２】一つの電極と前記Ｎウエルとの間の接続を
行うために、該Ｎウエル内にＮ型拡散(109)を含み、該
Ｎウエルが前記PMOSデバイスに対するバックゲートとな
るための接続部を提供することを特徴とする特許請求の
範囲第(1)項に記載のIC。 - 【請求項３】前記第２のＰ型拡散(104)が前記第３のＰ
型拡散(108)をとり囲んでいることを特徴とする特許請
求の範囲第(1)項又は第(2)項に記載のIC。 - 【請求項４】前記Ｎ型拡散(109)が前記第２のＰ型拡散
(104)の周囲を部分的に囲む形で延びていることを特徴
とする特許請求の範囲第(2)項又は第(3)項に記載のIC。 - 【請求項５】前記第２のＰ型拡散が少なくとも概略の形
として方形のリングであり、前記Ｎ拡散(109)が、少な
くとも概略の形としてＵ型であって、そのＵの両腕の部
分が、方形のＰ型拡散(104)の２つの平行な側面に沿っ
て延びていることを特徴とする特許請求の範囲第(2)項
から第(4)項までの何れかに記載のIC。 - 【請求項６】非エピタキシャル処理によって形成され、
Ｎウエル(112)を内蔵するＰ型基板をもつモノリシックI
Cにおいて： 該IC内で接続されるＮ型MOS直結バイポーラ電流源が： NPNトランジスタのベースとして動作する該Ｎウエル(11
2)内のＰ型拡散(114)と、 該NPNトランジスタのエミッタとして動作する該Ｐ型拡
散(114)内のＮ型拡散(116)と、 該ベースと該エミッタに対する接続を行うために、該Ｐ
型拡散(114)と該Ｎ型拡散(116)とに接触している電極(1
18、120)と、 前記 NPNトランジスタのためのコレクタとして動作する
Ｎウエル(112)と、 NMOSデバイスのドレインとして動作するために前記Ｐ型
基板の中にあって、前記Ｎウエル(112)の外にあるＮ型
拡散(126)と、 該外部Ｎ型拡散(126)に接触する電極と、 該外部Ｎ型拡散(126)に隣接する該NMOSのためのゲート
(124)とを含み、 前記Ｎウエルが、該ゲート(124)に隣接するが、前記外
部Ｎ型拡散(126)の反対の側にある部分まで延びている
Ｎ型材料(122)を含み、該Ｎ型材料(122)が、前記NMOSデ
バイスのソースとして、且つ前記NPNトランジスタのコ
レクタとして動作し、 該NPNのコレクタと該NMOSのソースとは拡散−金属−拡
散の相互接続を必要とせず、電気的に効果的に接続され
ていることを特徴とする非エピタキシャル構造内に Ｎ型MOS直結バイポーラ電流源を含むIC。 - 【請求項７】前記Ｎウエル(112)が最初のＮ型拡散を含
み、前記Ｎ型材料(122)が、該最初のＮ型拡散と部分的
に重複し、前記ゲート(124)の側縁にまで延びるＮ＋拡
散を含むことを特徴とする特許請求の範囲第(6)項に記
載のIC。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/581,288 US4891533A (en) | 1984-02-17 | 1984-02-17 | MOS-cascoded bipolar current sources in non-epitaxial structure |
| US581,288 | 1984-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193370A JPS60193370A (ja) | 1985-10-01 |
| JPH0620113B2 true JPH0620113B2 (ja) | 1994-03-16 |
Family
ID=24324597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028482A Expired - Lifetime JPH0620113B2 (ja) | 1984-02-17 | 1985-02-18 | 非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4891533A (ja) |
| EP (1) | EP0152929B1 (ja) |
| JP (1) | JPH0620113B2 (ja) |
| CA (1) | CA1232366A (ja) |
| DE (1) | DE3584456D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103281A (en) * | 1984-02-17 | 1992-04-07 | Holloway Peter R | MOS-cascoded bipolar current sources in non-epitaxial structure |
| DE3618166A1 (de) * | 1986-05-30 | 1987-12-03 | Telefunken Electronic Gmbh | Lateraltransistor |
| JPS62298230A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | アナログ−デイジタル変換器 |
| US4975764A (en) * | 1989-06-22 | 1990-12-04 | David Sarnoff Research Center, Inc. | High density BiCMOS circuits and methods of making same |
| JPH0350865A (ja) * | 1989-07-19 | 1991-03-05 | Canon Inc | 定電流回路 |
| JP2806654B2 (ja) * | 1991-08-20 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | バイアス回路 |
| FR2694449B1 (fr) * | 1992-07-09 | 1994-10-28 | France Telecom | Composant électronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant. |
| US6890066B2 (en) * | 2003-05-22 | 2005-05-10 | Lexmark International, Inc. | Inkjet printer having improved ejector chip |
| US7425912B2 (en) * | 2006-06-23 | 2008-09-16 | Analog Devices, Inc. | Digital-to-analog converter with controlled buffered inputs |
| DE102011002857A1 (de) * | 2011-01-19 | 2012-07-19 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Halbleiterbauelement mit einem BiLDMOS- oder SOI-BiLDMOS- Transistor, sowie Kaskodenschaltung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541234A (en) * | 1967-10-20 | 1970-11-17 | Rca Corp | Video circuits employing cascoded combinations of field effect transistors with high voltage,low bandwidth bipolar transistors |
| US3609479A (en) * | 1968-02-29 | 1971-09-28 | Westinghouse Electric Corp | Semiconductor integrated circuit having mis and bipolar transistor elements |
| US3622812A (en) * | 1968-09-09 | 1971-11-23 | Texas Instruments Inc | Bipolar-to-mos interface stage |
| US3601628A (en) * | 1969-06-25 | 1971-08-24 | Texas Instruments Inc | Precharge mos-bipolar output buffer |
| BE756139A (fr) * | 1969-09-15 | 1971-02-15 | Rca Corp | Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee |
| US3997892A (en) * | 1973-07-27 | 1976-12-14 | Trw Inc. | Digital to analog converter with improved companding |
| US4237472A (en) * | 1979-03-12 | 1980-12-02 | Rca Corporation | High performance electrically alterable read only memory (EAROM) |
| US4678936A (en) * | 1984-02-17 | 1987-07-07 | Analog Devices, Incorporated | MOS-cascoded bipolar current sources in non-epitaxial structure |
-
1984
- 1984-02-17 US US06/581,288 patent/US4891533A/en not_active Expired - Lifetime
-
1985
- 1985-02-15 EP EP85101691A patent/EP0152929B1/en not_active Expired
- 1985-02-15 DE DE8585101691T patent/DE3584456D1/de not_active Expired - Fee Related
- 1985-02-18 JP JP60028482A patent/JPH0620113B2/ja not_active Expired - Lifetime
- 1985-02-18 CA CA000474568A patent/CA1232366A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193370A (ja) | 1985-10-01 |
| CA1232366A (en) | 1988-02-02 |
| DE3584456D1 (de) | 1991-11-28 |
| EP0152929A2 (en) | 1985-08-28 |
| EP0152929A3 (en) | 1987-05-27 |
| US4891533A (en) | 1990-01-02 |
| EP0152929B1 (en) | 1991-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0767086B2 (ja) | 二段高分解能ディジタル―アナログ変換器 | |
| US4335355A (en) | CMOS Operational amplifier with reduced power dissipation | |
| JPH09508245A (ja) | 高電圧電子増幅器 | |
| US4284957A (en) | CMOS Operational amplifier with reduced power dissipation | |
| US4725813A (en) | MOS type circuit device | |
| JPS639225A (ja) | バイポ−ラｍｏｓ論理ゲ−ト | |
| JPH0620113B2 (ja) | 非エピタキシャル構造内にｍｏｓ直結バイポーラ電流源を含むｉｃ | |
| US4678936A (en) | MOS-cascoded bipolar current sources in non-epitaxial structure | |
| HK183495A (en) | Current mirror | |
| JPH06244700A (ja) | 整流形伝送ゲート回路 | |
| JPS63240126A (ja) | ＢｉＭＯＳ論理回路 | |
| US5136293A (en) | Differential current source type d/a converter | |
| US5103281A (en) | MOS-cascoded bipolar current sources in non-epitaxial structure | |
| US4841486A (en) | Semiconductor memory device and sense amplifier | |
| US5184087A (en) | Transconductance amplifier using parasitic bipolar transistors to embody a constant voltage source | |
| JP2749185B2 (ja) | 複合論理回路 | |
| WO1981000928A1 (en) | Sample and hold circuit with offset cancellation | |
| JPS6029255B2 (ja) | 論理回路 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH05206840A (ja) | 半導体集積回路 | |
| JPS61150521A (ja) | 相補型アナログスイツチ回路 | |
| JPS5913408A (ja) | 電力増幅回路 | |
| JPS60110138A (ja) | ゲ−トアレイ基本セル | |
| JPS6195605A (ja) | 半導体集積回路装置 |