JPS6029255B2 - 論理回路 - Google Patents
論理回路Info
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- JPS6029255B2 JPS6029255B2 JP50069161A JP6916175A JPS6029255B2 JP S6029255 B2 JPS6029255 B2 JP S6029255B2 JP 50069161 A JP50069161 A JP 50069161A JP 6916175 A JP6916175 A JP 6916175A JP S6029255 B2 JPS6029255 B2 JP S6029255B2
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- logic circuit
- logic
- circuit section
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/18—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using galvano-magnetic devices, e.g. Hall-effect devices
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ゲート形電界効果トランジスタ（ｌｎｓ山
ａｔｅｄＧａｔｅＦｉｅｌｄＥＲｅｃｔＴｒａｎｓｉｓ
ｔｏ坤浴してＩＧＦＥＴと称する）の改良に関し、特に
多数機能を持った論理回路を従来より少数素子で構成し
て消費電力ならびに価格の低減を計ったものである。
ａｔｅｄＧａｔｅＦｉｅｌｄＥＲｅｃｔＴｒａｎｓｉｓ
ｔｏ坤浴してＩＧＦＥＴと称する）の改良に関し、特に
多数機能を持った論理回路を従来より少数素子で構成し
て消費電力ならびに価格の低減を計ったものである。
第１図は従来のＡＮＤ−ＮＯＲゲート動作を行なう論理
回路図であり、その論理回路は論理入力Ａ，Ｂ，Ｃ，Ｄ
に対しＳ；Ａ・Ｂ＋Ｃ・Ｄなる出力を得る。
回路図であり、その論理回路は論理入力Ａ，Ｂ，Ｃ，Ｄ
に対しＳ；Ａ・Ｂ＋Ｃ・Ｄなる出力を得る。
そのためにＰチャンネル形１０ＦＥＴＰ，〜Ｐ４及びＮ
チャンネル形ｌＯＰＥＴＮ，〜Ｎ４の計８個のＩＧＦＥ
Ｔを使用した複雑な回路構成を必要としている。即ちこ
の回路はこのように８個のＦＥＴで単一の論理機能しか
持ち得ず、多機能化を目ミーすには、更に多くのＦＥＴ
を追加接続せねばならない。また多機能化を考え、４入
力３出力の論理回路として従来第２図のようなものがあ
るが、この場合３個のＮＡＮＤゲート回路が用いられ、
夫々のゲート回路は４個のＩＧＦＥＴを必要とし、計１
２個のＩＧＦＥＴを使用することになる。このように従
釆の論理回路では機能の多くを同時に達成するのにはＦ
ＥＴ数を増すことになり、これはＩＣ化における占有面
積が大となる外、歩留低下は避けられず高価格となる。
更にＦＥＴの固有リーク電流は製造方法によって異なる
が、一般に数ＰＡ〜数ｍＡ程度であり、素子数増加によ
って消費電力の増大は避けられない。このような観点か
らも第１図第２図の論理回路は多機能化に不向きである
。〔発明の目的〕本発明は上言己背景を基に完成させ、
上記従来の欠点を除去した新規な論理回路を提供するも
ので特に構成素子数を従来より大幅に少なくし、しかも
多機能化を図ったものである。
チャンネル形ｌＯＰＥＴＮ，〜Ｎ４の計８個のＩＧＦＥ
Ｔを使用した複雑な回路構成を必要としている。即ちこ
の回路はこのように８個のＦＥＴで単一の論理機能しか
持ち得ず、多機能化を目ミーすには、更に多くのＦＥＴ
を追加接続せねばならない。また多機能化を考え、４入
力３出力の論理回路として従来第２図のようなものがあ
るが、この場合３個のＮＡＮＤゲート回路が用いられ、
夫々のゲート回路は４個のＩＧＦＥＴを必要とし、計１
２個のＩＧＦＥＴを使用することになる。このように従
釆の論理回路では機能の多くを同時に達成するのにはＦ
ＥＴ数を増すことになり、これはＩＣ化における占有面
積が大となる外、歩留低下は避けられず高価格となる。
更にＦＥＴの固有リーク電流は製造方法によって異なる
が、一般に数ＰＡ〜数ｍＡ程度であり、素子数増加によ
って消費電力の増大は避けられない。このような観点か
らも第１図第２図の論理回路は多機能化に不向きである
。〔発明の目的〕本発明は上言己背景を基に完成させ、
上記従来の欠点を除去した新規な論理回路を提供するも
ので特に構成素子数を従来より大幅に少なくし、しかも
多機能化を図ったものである。
そして本発明論理回路は、上記目的を達成するために、
第１チャンネル形の第ＩＦＥＴ及び第２チャンネル形の
第がＥＴを直列接続し、これらＦＥＴのゲートに第１論
理信号を印加し、上記第ＩＦＥＴのソースを第１電源端
子に接続し、上記第がＥＴのソースに第２入力を印カロ
するように構成された第１論理回路部と、第１チャンネ
ル形の策＊ＥＴ及び第２チャンネル形の第ぜＥＴを直列
接続し、これらＦＥＴのゲートに第３論理信号を印加し
、上記第がＥＴソースに第４論理信号を印加し、上記弟
岬ＥＴのソースを第２電源端子に接続して構成された第
２論理回路部と、第１チャンネル形の第印ＥＴ及び第２
チャンネル形の第餌ＥＴを直列接続し、これらＦＥＴの
ゲートを上記第１または第２論理回路のドレィン出力端
に接続し、第坪ＥＴのソースを上記第１電源端子または
第１論理回路部のドレィン出力端に接続し、第餌ＥＴの
ソースを上記第２論理回路部のドレィン出力端または第
２電源端子に接続して構成された第３論理回路部と、上
記第１〜第３論理回路部の各ドレィン出力端に夫々接続
された第１〜第３出力端子と、上記第１〜第３論理回路
部の各出力端に夫々結合されて論理動作を補助するダイ
オードとを備えて構成されていることを特徴とするもの
である。
第１チャンネル形の第ＩＦＥＴ及び第２チャンネル形の
第がＥＴを直列接続し、これらＦＥＴのゲートに第１論
理信号を印加し、上記第ＩＦＥＴのソースを第１電源端
子に接続し、上記第がＥＴのソースに第２入力を印カロ
するように構成された第１論理回路部と、第１チャンネ
ル形の策＊ＥＴ及び第２チャンネル形の第ぜＥＴを直列
接続し、これらＦＥＴのゲートに第３論理信号を印加し
、上記第がＥＴソースに第４論理信号を印加し、上記弟
岬ＥＴのソースを第２電源端子に接続して構成された第
２論理回路部と、第１チャンネル形の第印ＥＴ及び第２
チャンネル形の第餌ＥＴを直列接続し、これらＦＥＴの
ゲートを上記第１または第２論理回路のドレィン出力端
に接続し、第坪ＥＴのソースを上記第１電源端子または
第１論理回路部のドレィン出力端に接続し、第餌ＥＴの
ソースを上記第２論理回路部のドレィン出力端または第
２電源端子に接続して構成された第３論理回路部と、上
記第１〜第３論理回路部の各ドレィン出力端に夫々接続
された第１〜第３出力端子と、上記第１〜第３論理回路
部の各出力端に夫々結合されて論理動作を補助するダイ
オードとを備えて構成されていることを特徴とするもの
である。
次に本発明の一実施例を第３図ａについて説明する。
第１論理回路部１はＰチャンネル形ＩＧＦＥＴ，Ｐ，と
Ｎチャンネル形ＩＧＦＥＴ，Ｎ，とを直列に接続し、こ
れらＦＥＴの各ゲートに共通に論理入力信号Ａを与え、
上記ＦＥＴ，Ｐ，のソースと基板とを一方の電源端子ａ
に接続し、ＦＥＴ，Ｎ，のソース及び基板に論理入力信
号Ｂを与えるように構成されている。
Ｎチャンネル形ＩＧＦＥＴ，Ｎ，とを直列に接続し、こ
れらＦＥＴの各ゲートに共通に論理入力信号Ａを与え、
上記ＦＥＴ，Ｐ，のソースと基板とを一方の電源端子ａ
に接続し、ＦＥＴ，Ｎ，のソース及び基板に論理入力信
号Ｂを与えるように構成されている。
この第１論理回路部１の出力端子ｃは上記ＦＥＴ，Ｐ，
のドレィンとＮ，のドレインとの接続点に接続され、Ｓ
，＝Ａ＋Ｂなる論理出力を得る。また上記ＩＧＦＥＴ，
Ｐ，の基板ドレィンとの間には図示の方向に接続された
ダイオードＤ，が存在し、ＩＧＦＥＴ，Ｎ，のドレィン
と基板との間には図示の方向に接続されたダイオードＤ
２が存在する。第２論理回路部０はＰチャンネル形ＩＧ
ＦＥＴ，Ｐ２とＮチャンネル形ＩＧＦＥＴ，Ｎ２とを直
列に接続し、これらＦＥＴの各ゲートに共通に論理入力
信号ｃを与え、上記ＦＥＴ，Ｐ２のソースと基板とを接
続してここに論理入力信号○を与え、上訂ＦＥＴ，Ｎ２
のソース及び基板を他方の電源端子ｂ（ここでは接地）
に接続して構成されている。この第２論理回路部０の出
力端子ｄは上記ＦＥＴ，Ｐ２のドレィンとＮ２のドレィ
ンとの接続点に接続され、Ｓ２＝ＣＤなる論理出力を得
る。また上記ＩＧＦＥＴ，Ｐ２の基板とドレィンとの間
には図示の方向に接続されたダイオードＤ３が存在し、
ＦＥＴ，Ｎ２の基板とドレィンとの間にも同様にダイオ
ードＤ４が存在する。第３の論理回路部ｍはＰチャンネ
ル形ＩＧＦＥＴ，Ｐ３とＮチャンネル形ＩＧＦＥＴ，Ｎ
３とを直列接続し、これらＦＥＴの各ゲートに共通に第
１論理回路部１の出力信号を与え、上記ＩＧＦＥＴ，Ｐ
３のソース及び基板を電源端子ａに接続し、ＩＧＦＥＴ
，Ｎ３のソース及び基板を接続してここに第２論理回路
部０の出力信号を与えるように構成されている。この第
３論理回路部ｍの出力端子ｅは上託ＦＥＴ，Ｐ３のドレ
インとＮ３のドレィンとの接続点に接続され、Ｓ３＝Ａ
Ｂ＋ＣＤなる論理出力を得る。またＦＥＴ，Ｐ３の基板
とドレィンとの間には図示の方向に接続されたダイオー
ドＤ５が存在し、ＦＥＴ，Ｎ３の基板とドレィンとの間
にも同様にダイオードＤＢが存在する。次に第４図ａは
この第３図ａの論理回路を集積回路装置に組込んだ例を
示す。これは、サフアィャやルビー等のスピネル形絶縁
物よりなる絶縁基体１上に例えばシリコンをへテロェピ
タキシヤル成長して、写真蝕刻を施し、半導体層を形成
したいわゆるＳＯＳ形ＩＣを示している。ここでＰチャ
ンネル形ＦＥＴ，Ｐ，，Ｐ２，Ｐ３、Ｎチャンネル形Ｆ
ＥＴ，Ｎ，，Ｎ２，Ｎ３、電源端子ａ，ｂ、論理入力信
号Ａ，Ｂ，Ｃ，Ｄ、論理出力信号Ｓ，，Ｓ２，Ｓ３及び
ダイオードＤ，〜Ｄ６は全て第３図ａに示された記号と
対応する。また図中２は絶縁層であり、各ＦＥＴ，Ｐ，
，〜Ｐ３，。Ｎ，〜Ｎ３のゲート絶縁膜を兼ねている。
３は配線層や各ＦＥＴゲート（電極）に用いられる導電
層である。
のドレィンとＮ，のドレインとの接続点に接続され、Ｓ
，＝Ａ＋Ｂなる論理出力を得る。また上記ＩＧＦＥＴ，
Ｐ，の基板ドレィンとの間には図示の方向に接続された
ダイオードＤ，が存在し、ＩＧＦＥＴ，Ｎ，のドレィン
と基板との間には図示の方向に接続されたダイオードＤ
２が存在する。第２論理回路部０はＰチャンネル形ＩＧ
ＦＥＴ，Ｐ２とＮチャンネル形ＩＧＦＥＴ，Ｎ２とを直
列に接続し、これらＦＥＴの各ゲートに共通に論理入力
信号ｃを与え、上記ＦＥＴ，Ｐ２のソースと基板とを接
続してここに論理入力信号○を与え、上訂ＦＥＴ，Ｎ２
のソース及び基板を他方の電源端子ｂ（ここでは接地）
に接続して構成されている。この第２論理回路部０の出
力端子ｄは上記ＦＥＴ，Ｐ２のドレィンとＮ２のドレィ
ンとの接続点に接続され、Ｓ２＝ＣＤなる論理出力を得
る。また上記ＩＧＦＥＴ，Ｐ２の基板とドレィンとの間
には図示の方向に接続されたダイオードＤ３が存在し、
ＦＥＴ，Ｎ２の基板とドレィンとの間にも同様にダイオ
ードＤ４が存在する。第３の論理回路部ｍはＰチャンネ
ル形ＩＧＦＥＴ，Ｐ３とＮチャンネル形ＩＧＦＥＴ，Ｎ
３とを直列接続し、これらＦＥＴの各ゲートに共通に第
１論理回路部１の出力信号を与え、上記ＩＧＦＥＴ，Ｐ
３のソース及び基板を電源端子ａに接続し、ＩＧＦＥＴ
，Ｎ３のソース及び基板を接続してここに第２論理回路
部０の出力信号を与えるように構成されている。この第
３論理回路部ｍの出力端子ｅは上託ＦＥＴ，Ｐ３のドレ
インとＮ３のドレィンとの接続点に接続され、Ｓ３＝Ａ
Ｂ＋ＣＤなる論理出力を得る。またＦＥＴ，Ｐ３の基板
とドレィンとの間には図示の方向に接続されたダイオー
ドＤ５が存在し、ＦＥＴ，Ｎ３の基板とドレィンとの間
にも同様にダイオードＤＢが存在する。次に第４図ａは
この第３図ａの論理回路を集積回路装置に組込んだ例を
示す。これは、サフアィャやルビー等のスピネル形絶縁
物よりなる絶縁基体１上に例えばシリコンをへテロェピ
タキシヤル成長して、写真蝕刻を施し、半導体層を形成
したいわゆるＳＯＳ形ＩＣを示している。ここでＰチャ
ンネル形ＦＥＴ，Ｐ，，Ｐ２，Ｐ３、Ｎチャンネル形Ｆ
ＥＴ，Ｎ，，Ｎ２，Ｎ３、電源端子ａ，ｂ、論理入力信
号Ａ，Ｂ，Ｃ，Ｄ、論理出力信号Ｓ，，Ｓ２，Ｓ３及び
ダイオードＤ，〜Ｄ６は全て第３図ａに示された記号と
対応する。また図中２は絶縁層であり、各ＦＥＴ，Ｐ，
，〜Ｐ３，。Ｎ，〜Ｎ３のゲート絶縁膜を兼ねている。
３は配線層や各ＦＥＴゲート（電極）に用いられる導電
層である。
同図中ＦＥＴ，Ｐ，〜Ｐ３はいずれも横方向にＰＮＰと
配置された半導体層で作られておりそのうちＮ形の層が
ゲートと上下に対応する位置関係にあり、第３図ａで述
べた基板に相当する。また、第４図ａ中ＦＥＴ，Ｎ，〜
Ｎ３はいずれも横方向にＮＰＮと配置された半導体層で
形成されており、そのうちＰ形の層がそのゲートと上下
に対向する位置関係にあり、第３図ａで述べた基板に相
当する。そこで、第４図ａ中ＦＥＴ，Ｐ，の基板として
のＮ層とその左側のＰ層（ソース）とを実線で示すよう
に接続すると、この基板Ｎ層と右側のＰ層（ドレィン）
との間のＰＮ接合による寄生ダイオードＤ，が形成され
ることになる。
配置された半導体層で作られておりそのうちＮ形の層が
ゲートと上下に対応する位置関係にあり、第３図ａで述
べた基板に相当する。また、第４図ａ中ＦＥＴ，Ｎ，〜
Ｎ３はいずれも横方向にＮＰＮと配置された半導体層で
形成されており、そのうちＰ形の層がそのゲートと上下
に対向する位置関係にあり、第３図ａで述べた基板に相
当する。そこで、第４図ａ中ＦＥＴ，Ｐ，の基板として
のＮ層とその左側のＰ層（ソース）とを実線で示すよう
に接続すると、この基板Ｎ層と右側のＰ層（ドレィン）
との間のＰＮ接合による寄生ダイオードＤ，が形成され
ることになる。
同様にＦＥＴ，Ｎ，，Ｐ２，Ｎ２，Ｐ３及びＮ３につい
ても図中実線の如く、基板とその隣り合う一方の層と接
続することによって寄生ダイオードＤ２，Ｄ３・・・Ｄ
６が形成される。次に上記第３図ａの回路動作について
説明するが、まずその動作真理表を表一１に示しておく
。
ても図中実線の如く、基板とその隣り合う一方の層と接
続することによって寄生ダイオードＤ２，Ｄ３・・・Ｄ
６が形成される。次に上記第３図ａの回路動作について
説明するが、まずその動作真理表を表一１に示しておく
。
表−ＩＡ＝０、Ｂ＝０のときＦＥＴ，Ｐ，はＯＮ、ＦＥ
Ｔ，Ｎ，はＯＦＦとなり、Ｓ．＝１の出力が得られる。
Ｔ，Ｎ，はＯＦＦとなり、Ｓ．＝１の出力が得られる。
Ａ＝０、Ｂ＝１ではＦＥＴ，Ｎ，がＯＦＦするもダイオ
ードＤ２が順方向にバイアスされ、このＤ２と○Ｎして
いるＦＥＴ，Ｐ，を通じて、やはりＳ，こ１が出力され
る。Ａ＝１、Ｂ＝０ではＰ，はＯＦＦ、Ｎ，はＯＮとな
り、Ｓ，＝０が出力され、Ａ＝１、Ｂ＝１ではＰ，はＯ
ＦＦとなりＮ，のＯＮ，ＯＦＦにかかわらずＤ２が順バ
イアスとなって、論理動作を補助し、Ｓ，＝１となる。
従って、Ｓ．＝Ａ＋Ｂの論理出力を得ることができる。
次にＣ＝０、Ｄ＝０ではＦＥＴ，Ｎ２はＯＦＦとなり、
ＦＥＴ，Ｐ２のＯＮ，ＯＦＦにかかわらずダイオードＤ
３が順バイアスされて、論理動作を補助し、出力Ｓ２は
Ｄのレベルに引込まれるためＳ２＝０の出力が得られる
。
ードＤ２が順方向にバイアスされ、このＤ２と○Ｎして
いるＦＥＴ，Ｐ，を通じて、やはりＳ，こ１が出力され
る。Ａ＝１、Ｂ＝０ではＰ，はＯＦＦ、Ｎ，はＯＮとな
り、Ｓ，＝０が出力され、Ａ＝１、Ｂ＝１ではＰ，はＯ
ＦＦとなりＮ，のＯＮ，ＯＦＦにかかわらずＤ２が順バ
イアスとなって、論理動作を補助し、Ｓ，＝１となる。
従って、Ｓ．＝Ａ＋Ｂの論理出力を得ることができる。
次にＣ＝０、Ｄ＝０ではＦＥＴ，Ｎ２はＯＦＦとなり、
ＦＥＴ，Ｐ２のＯＮ，ＯＦＦにかかわらずダイオードＤ
３が順バイアスされて、論理動作を補助し、出力Ｓ２は
Ｄのレベルに引込まれるためＳ２＝０の出力が得られる
。
Ｃ＝０、Ｄ＝０ではＰ２はＯＮ、Ｎ２は○ＦＦし、Ｄ３
，Ｄ４は逆バイアスこれ、Ｓ２＝１の出力となる。Ｃ＝
１、○＝０のとき、Ｐ２はＯＦＦ、Ｎ２はＯＮとなり、
Ｓ２＝０の出力となる。またＣ＝１、Ｄ＝１のときも、
Ｐ２がＯＦＦ、Ｎ２がＯＮとなりＳ２：０となる。すな
わちＳ２＝Ｃ・Ｄの論理出力を得ることができる。更に
、上記の結果が得られているので、Ｓ，，Ｓ２を入力と
する第３論理回路部ｍに注目して考えてみる。
，Ｄ４は逆バイアスこれ、Ｓ２＝１の出力となる。Ｃ＝
１、○＝０のとき、Ｐ２はＯＦＦ、Ｎ２はＯＮとなり、
Ｓ２＝０の出力となる。またＣ＝１、Ｄ＝１のときも、
Ｐ２がＯＦＦ、Ｎ２がＯＮとなりＳ２：０となる。すな
わちＳ２＝Ｃ・Ｄの論理出力を得ることができる。更に
、上記の結果が得られているので、Ｓ，，Ｓ２を入力と
する第３論理回路部ｍに注目して考えてみる。
Ｓ，＝０、Ｓ２＝０ではＦＥＴ，Ｐ３はＯＮ、Ｎ３はＯ
ＦＦとなって、Ｓ３＝１の出力を得る。Ｓ，＝０、Ｓ２
＝１ではＰ３がＯＮ、Ｎ３がＯＦＦとなる一方ダイオー
ドＤ６は打項方向バイアスされ、Ｐ３及びＤ６を通じて
Ｓ３＝１の出力を得る。Ｓ，＝１、Ｓ２；０では、Ｐ３
はＯＦＦ、Ｎ３はＯＮとなり、Ｓ３＝０となる。またＳ
，＝１、Ｓ２＝１ではＰ３はＯＦＦとなり、Ｎ３のＯＮ
，ＯＦＦにかかわらずダイオードＤ６が順方向バイアス
され、論理動作を補助し、Ｓ３＝１の出力を得ることが
できる。すなわちＳ３＝Ｓ，十Ｓ２＝Ａ十Ｂ＋Ｃ・Ｄ＝
Ａ・Ｂ＋Ｃ・Ｄの論理出力となる。次に第３図ｂは他の
実施例を示すものであり、第３図ａと類似している部分
については同一記号を付して説明を省略する。そこで第
３図ａと異なる部分について説明すると、第２論理回路
部ロにおいてＰチャンネル形ＦＥＴ，Ｐ２ソースと基板
とは図示方向のダイオードＤ３，を介して接続され、そ
のＰ２の基板は更に電源端子ａに接続され、Ｐ２のソー
ス・ドレィン間に図示の方向のダイオードＤ７が追加接
続されている。これでも第３図ａの例と同様、３種類の
論理出力Ｓ，＝Ａ＋Ｂ，Ｓ２＝ＣＤ及びＳ３＝ＡＢ＋Ｃ
Ｄが得られる。またこの第３図ｂの回路を集積回路装置
に組込んだ例が第４図ｂに示されているので、この点に
ついて説明をする。
ＦＦとなって、Ｓ３＝１の出力を得る。Ｓ，＝０、Ｓ２
＝１ではＰ３がＯＮ、Ｎ３がＯＦＦとなる一方ダイオー
ドＤ６は打項方向バイアスされ、Ｐ３及びＤ６を通じて
Ｓ３＝１の出力を得る。Ｓ，＝１、Ｓ２；０では、Ｐ３
はＯＦＦ、Ｎ３はＯＮとなり、Ｓ３＝０となる。またＳ
，＝１、Ｓ２＝１ではＰ３はＯＦＦとなり、Ｎ３のＯＮ
，ＯＦＦにかかわらずダイオードＤ６が順方向バイアス
され、論理動作を補助し、Ｓ３＝１の出力を得ることが
できる。すなわちＳ３＝Ｓ，十Ｓ２＝Ａ十Ｂ＋Ｃ・Ｄ＝
Ａ・Ｂ＋Ｃ・Ｄの論理出力となる。次に第３図ｂは他の
実施例を示すものであり、第３図ａと類似している部分
については同一記号を付して説明を省略する。そこで第
３図ａと異なる部分について説明すると、第２論理回路
部ロにおいてＰチャンネル形ＦＥＴ，Ｐ２ソースと基板
とは図示方向のダイオードＤ３，を介して接続され、そ
のＰ２の基板は更に電源端子ａに接続され、Ｐ２のソー
ス・ドレィン間に図示の方向のダイオードＤ７が追加接
続されている。これでも第３図ａの例と同様、３種類の
論理出力Ｓ，＝Ａ＋Ｂ，Ｓ２＝ＣＤ及びＳ３＝ＡＢ＋Ｃ
Ｄが得られる。またこの第３図ｂの回路を集積回路装置
に組込んだ例が第４図ｂに示されているので、この点に
ついて説明をする。
この場合も第３図ｂに示された回路要素に対応する部分
には同一記号を示してあるので、容易にその構成が理解
されるはずである。若干補足説明するとここではＮ形半
導体基体１に対しＰチャンネル形ＩＧＦＥＴ，Ｐ．〜Ｐ
３を形成し、その基体１中に形成したＰ形のＰ−ｗｅｌ
ｌ中にＮチャンネル形ＩＧＦＥＴ，Ｎ，〜Ｎ３を形成し
た点が第３図ａ及び第４図ａと異なる。そして、第３図
ｂにおけるＩＧＦＥＴ，Ｐ，〜Ｐ３の基板に相当するの
は基体１であり、ＩＧＦＥＴ，Ｎ，〜Ｎ３の基板に相当
するのはＰ−ｗｅｌｌということになる。なお２は絶縁
層であり、３は配線などの導電層である。次に第３図ｃ
は本発明の更に他の実施例を示すもので、第１論理回路
部１においては、ＦＥＴ，Ｎ，のソース・ドレィン間に
補助動作用のダィオードＤ８を図示の方向で介在させ、
接地されたＮ，の基板とＮ，のドレィンとの間にダイオ
ードＤ２を介在させた点が特徴である。第２論理回路部
０‘こおいては、第３図ｂにおけるダイオードＤ３，を
除去した点が特徴であり、第３論理回路部囚においては
、Ｎ３のソース・ドレィン間に補助動作用のダイオード
Ｄ９を設け、ダイオードＤ６は接地されたＮ３の基板と
ドレィンとの間に接続したことが特徴となっている。そ
してその論理出力Ｓ，，Ｓ２，Ｓ３はいずれも第３図ａ
及びｂの場合と同じく得られる。また第３図ａ〜ｃの論
理回路は論理ブロック図で示すと、第３図ｄのように表
わすことができる。更に第５図ａは更に他の実施例を示
すもので、第３図ａの例に代えて、第３論理回路部を第
１論理回路部１の出力と接地との間に設け、その入力を
第２論理回路部Ｄの出力から受けるようにしたもので、
Ｓ３出力が第３図ａの場合と反転してＡＢ十ＣＤなる論
理出力となる。
には同一記号を示してあるので、容易にその構成が理解
されるはずである。若干補足説明するとここではＮ形半
導体基体１に対しＰチャンネル形ＩＧＦＥＴ，Ｐ．〜Ｐ
３を形成し、その基体１中に形成したＰ形のＰ−ｗｅｌ
ｌ中にＮチャンネル形ＩＧＦＥＴ，Ｎ，〜Ｎ３を形成し
た点が第３図ａ及び第４図ａと異なる。そして、第３図
ｂにおけるＩＧＦＥＴ，Ｐ，〜Ｐ３の基板に相当するの
は基体１であり、ＩＧＦＥＴ，Ｎ，〜Ｎ３の基板に相当
するのはＰ−ｗｅｌｌということになる。なお２は絶縁
層であり、３は配線などの導電層である。次に第３図ｃ
は本発明の更に他の実施例を示すもので、第１論理回路
部１においては、ＦＥＴ，Ｎ，のソース・ドレィン間に
補助動作用のダィオードＤ８を図示の方向で介在させ、
接地されたＮ，の基板とＮ，のドレィンとの間にダイオ
ードＤ２を介在させた点が特徴である。第２論理回路部
０‘こおいては、第３図ｂにおけるダイオードＤ３，を
除去した点が特徴であり、第３論理回路部囚においては
、Ｎ３のソース・ドレィン間に補助動作用のダイオード
Ｄ９を設け、ダイオードＤ６は接地されたＮ３の基板と
ドレィンとの間に接続したことが特徴となっている。そ
してその論理出力Ｓ，，Ｓ２，Ｓ３はいずれも第３図ａ
及びｂの場合と同じく得られる。また第３図ａ〜ｃの論
理回路は論理ブロック図で示すと、第３図ｄのように表
わすことができる。更に第５図ａは更に他の実施例を示
すもので、第３図ａの例に代えて、第３論理回路部を第
１論理回路部１の出力と接地との間に設け、その入力を
第２論理回路部Ｄの出力から受けるようにしたもので、
Ｓ３出力が第３図ａの場合と反転してＡＢ十ＣＤなる論
理出力となる。
この第５図ａを論理ブロック図で示すと第５図ｂのよう
に表わすことができる。また第５図ｃはこの第５図ａの
如き多機能論理をとるために従来の技術で構成しようと
するとどのようになるかを論理ブロック図で示すもので
、第５図ｂと比較して回路素子が増加し複雑となること
は明らかである。更にまた第６図は本発明の他の実施例
を示すもので、論理ブロック図で示す第３図ｄの実施例
と比較してその第１論理回路部１、第２論理回路部日及
び第３論理債回路部ｍは同様に構成されている。
に表わすことができる。また第５図ｃはこの第５図ａの
如き多機能論理をとるために従来の技術で構成しようと
するとどのようになるかを論理ブロック図で示すもので
、第５図ｂと比較して回路素子が増加し複雑となること
は明らかである。更にまた第６図は本発明の他の実施例
を示すもので、論理ブロック図で示す第３図ｄの実施例
と比較してその第１論理回路部１、第２論理回路部日及
び第３論理債回路部ｍは同様に構成されている。
ところが第６図の例では、更に入力Ｂを受けるィンバー
タｌｎ，及び入力ｃを受けるインバータｌｎ２を追加し
５つの論理出力Ｓ，＝Ａ・Ｂ，Ｓ２＝Ｃ・Ｄ，Ｓ３＝Ａ
・Ｂ＋Ｃ・Ｄ，Ｓ４：Ｂ，ミ＝Ｃを得るようにしてある
。〔発明の効果〕 以上のように本発明の論理回路においては、論理回路部
を２個１対の相補形ＩＧＦＥＴを用いて構成し、その論
理回路部の論理動作を補助するダイオードを備えること
によって、確実な論理機能を果すことができる。
タｌｎ，及び入力ｃを受けるインバータｌｎ２を追加し
５つの論理出力Ｓ，＝Ａ・Ｂ，Ｓ２＝Ｃ・Ｄ，Ｓ３＝Ａ
・Ｂ＋Ｃ・Ｄ，Ｓ４：Ｂ，ミ＝Ｃを得るようにしてある
。〔発明の効果〕 以上のように本発明の論理回路においては、論理回路部
を２個１対の相補形ＩＧＦＥＴを用いて構成し、その論
理回路部の論理動作を補助するダイオードを備えること
によって、確実な論理機能を果すことができる。
しかも上記の如く２個のにＦＥＴを単位として構成した
少なくとも３つの論理回路部を用いるという少数ＦＥＴ
構成に拘わらず、例えば４入力３出力という多数機能論
理が得られる。具体的に言うと第１図に示す従来例では
８個のＦＥＴからなる素子数で、１つの論理出力しか得
られないところ本発明では６個のＦＥＴからなる素子数
で３つの論理出力が得られる。また第２図に示す従来例
は第１図の延長技術であり、３つの論理出力を得ようと
した場合１２個のＦＥＴからなる素子数を必要とし本発
明の倍の素子数を必要とする。なお、本発明において、
論理動作を補助するダイオードは、第４図ａに示す集積
回路装置を適用した場合、ＩＧＦＥＴのソース、基板情
郭Ｎ接合やドレィン・基板間ＰＮ接合などをその回路結
線の仕方により任意に作り出せるものであり、各別にダ
イオードとしての面積を必要としない。
少なくとも３つの論理回路部を用いるという少数ＦＥＴ
構成に拘わらず、例えば４入力３出力という多数機能論
理が得られる。具体的に言うと第１図に示す従来例では
８個のＦＥＴからなる素子数で、１つの論理出力しか得
られないところ本発明では６個のＦＥＴからなる素子数
で３つの論理出力が得られる。また第２図に示す従来例
は第１図の延長技術であり、３つの論理出力を得ようと
した場合１２個のＦＥＴからなる素子数を必要とし本発
明の倍の素子数を必要とする。なお、本発明において、
論理動作を補助するダイオードは、第４図ａに示す集積
回路装置を適用した場合、ＩＧＦＥＴのソース、基板情
郭Ｎ接合やドレィン・基板間ＰＮ接合などをその回路結
線の仕方により任意に作り出せるものであり、各別にダ
イオードとしての面積を必要としない。
また第４図ｂに示す集積回路装置を適用した場合は、補
助用のダイオードＤ７はＩＧＦＥＴ以外に別に拡散によ
り作ることになるが、ＩＧＦＥＴに比しその面積は著し
く小さくてすむ。従って、本発明回路におけるダイオー
ドの使用は、集積回路装置の適用によってその面積に殆
んど影響を与えることがなく、素子数として無視でさる
。
助用のダイオードＤ７はＩＧＦＥＴ以外に別に拡散によ
り作ることになるが、ＩＧＦＥＴに比しその面積は著し
く小さくてすむ。従って、本発明回路におけるダイオー
ドの使用は、集積回路装置の適用によってその面積に殆
んど影響を与えることがなく、素子数として無視でさる
。
またこのようなことから、集積度の向上、歩蟹り向上、
低消費電力化が得られる。
低消費電力化が得られる。
第１図は従来の論理回路図、第２図は更に従来の例を示
す論理ブロック図、第３図ａ〜ｃは本発明の実施例を示
す論理回路図、第３図ｄは第３図ａ〜ｃを論理信号で示
す論理ブロック図、第４図ａ及びｂは第３図ａ及びｂの
回路を夫々集積回路装置で構成して示すその装置の断面
図、第５図ａは本発明の他の実施例を示す論理回路図、
第５図ｂは第５図ａを論理記号で示す論理ブロック図、
第５図ｃは第５図ａの回路と同一機能をもたせるために
従来技術を適用した場合の論理ブロック図、第６図は更
に本発明の他の実施例を示す論理ブ。 ツク図である。１…・・・第１論理回路部、Ｄ・・…・
第２論理回路部、ｍ・・・・・・第３論理回路部、Ａ〜
Ｄ・・…・論理入力信号、Ｓ，〜Ｓ亨・・・・・論理出
力信号、Ｐ，〜Ｐ３・・・・・・Ｐチャンネル形ＩＣＦ
ＥＴ、Ｎ．〜Ｎ３・・・・・・Ｎチャンネル形ＩＧＦＥ
Ｔ、Ｄ，〜○９・・・・・・ダイオード、ａ・・・・・
・第１電源端子（ＶｏＤ）、ｂ・・・・・・第２電源端
子（ＧＮＤ）。 弟’図多２図 衆３図‘は） 第３図（ｂ） 舞３図（Ｃ） 衆３図‘〆１ 第４図（久１ 多４図（ｂｌ 多７図似） 発タ図（ｂ） 努テ図（Ｃ） 第６図
す論理ブロック図、第３図ａ〜ｃは本発明の実施例を示
す論理回路図、第３図ｄは第３図ａ〜ｃを論理信号で示
す論理ブロック図、第４図ａ及びｂは第３図ａ及びｂの
回路を夫々集積回路装置で構成して示すその装置の断面
図、第５図ａは本発明の他の実施例を示す論理回路図、
第５図ｂは第５図ａを論理記号で示す論理ブロック図、
第５図ｃは第５図ａの回路と同一機能をもたせるために
従来技術を適用した場合の論理ブロック図、第６図は更
に本発明の他の実施例を示す論理ブ。 ツク図である。１…・・・第１論理回路部、Ｄ・・…・
第２論理回路部、ｍ・・・・・・第３論理回路部、Ａ〜
Ｄ・・…・論理入力信号、Ｓ，〜Ｓ亨・・・・・論理出
力信号、Ｐ，〜Ｐ３・・・・・・Ｐチャンネル形ＩＣＦ
ＥＴ、Ｎ．〜Ｎ３・・・・・・Ｎチャンネル形ＩＧＦＥ
Ｔ、Ｄ，〜○９・・・・・・ダイオード、ａ・・・・・
・第１電源端子（ＶｏＤ）、ｂ・・・・・・第２電源端
子（ＧＮＤ）。 弟’図多２図 衆３図‘は） 第３図（ｂ） 舞３図（Ｃ） 衆３図‘〆１ 第４図（久１ 多４図（ｂｌ 多７図似） 発タ図（ｂ） 努テ図（Ｃ） 第６図
Claims (1)
- 【特許請求の範囲】 １ 第１チヤンネル形の第１ＦＥＴ及び第２チヤンネル
形の第２ＦＥＴを直列接続し、これらＦＥＴのゲートに
第１論理信号を印加し、上記第１ＦＥＴのソースを第１
電源端子に接続し、上記第２ＦＥＴのソースに第２論理
信号を印加するように構成された第１論理回路部と、第
１チヤンネル形の第３ＦＥＴ及び第２チヤンネル形の第
４ＦＥＴを直列接続し、これらＦＥＴのゲートに第３論
理信号を印加し、上記第３ＦＥＴソースに第４論理信号
を印加し、上記第４ＦＥＴのソースを第２電源端子に接
続して構成された第２論理回路部と、第１チヤンネル形
の第５ＦＥＴ及び第２チヤンネル形の第６ＦＥＴを直列
接続し、これらＦＥＴのゲートを上記第１論理回路部の
ドレイン出力端に接続し、第５ＦＥＴのソースを上記第
１電源端子に接続し、第６ＦＥＴのソースを上記第２論
理回路部のドレイン出力端に接続して構成された第３論
理回路部とを有する論理回路。 ２ 第１チヤンネル形の第１ＦＥＴ及び第２チヤンネル
形の第２ＦＥＴを直列接続し、これらＦＥＴのゲートに
第１論理信号を印加し、上記第１ＦＥＴのソースを第１
電源端子に接続し、上記第２ＦＥＴのソースに第２論理
信号を印加するように構成された第１論理回路部と、第
１チヤンネル形の第３ＦＥＴ及び第２チヤンネル形の第
４ＦＥＴを直列接続し、これらＦＥＴのゲートに第３論
理信号を印加し、上記第３ＦＥＴソースに第４論理信号
を印加し、上記第４ＦＥＴのソースを第２電源端子に接
続して構成された第２論理回路部と、第１チヤンネル形
の第５ＦＥＴ及び第２チヤンネル形の第６ＦＥＴを直列
接続し、これらＦＥＴのゲートを上記第２論理回路部の
ドレイン出力端に接続し、第５ＦＥＴのソースを上記第
１電源端子に接続し、第６ＦＥＴのソースを上記第１論
理回路部のドレイン出力端に接続して構成された第３論
理回路部とを有する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50069161A JPS6029255B2 (ja) | 1975-06-10 | 1975-06-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50069161A JPS6029255B2 (ja) | 1975-06-10 | 1975-06-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51149763A JPS51149763A (en) | 1976-12-22 |
| JPS6029255B2 true JPS6029255B2 (ja) | 1985-07-09 |
Family
ID=13394684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50069161A Expired JPS6029255B2 (ja) | 1975-06-10 | 1975-06-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029255B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2104747B (en) * | 1981-08-25 | 1984-12-12 | Standard Telephones Cables Ltd | Integrated circuit power supplies |
| JPH073948B2 (ja) * | 1988-10-13 | 1995-01-18 | 日本電気株式会社 | 多入力−多出力論理回路 |
-
1975
- 1975-06-10 JP JP50069161A patent/JPS6029255B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51149763A (en) | 1976-12-22 |
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