JPH0620138B2 - 薄膜型ｍｏｓ構造半導体装置の製造法 - Google Patents
薄膜型ｍｏｓ構造半導体装置の製造法Info
- Publication number
- JPH0620138B2 JPH0620138B2 JP6444986A JP6444986A JPH0620138B2 JP H0620138 B2 JPH0620138 B2 JP H0620138B2 JP 6444986 A JP6444986 A JP 6444986A JP 6444986 A JP6444986 A JP 6444986A JP H0620138 B2 JPH0620138 B2 JP H0620138B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- island
- thin film
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は薄膜型MOS構造半導体装置の製造法に関するも
のであり、具体的には、TFT（(Thin Film Transistor；
薄膜トランジスタ）の素子分離工程に関する。
のであり、具体的には、TFT（(Thin Film Transistor；
薄膜トランジスタ）の素子分離工程に関する。
従来の技術 薄膜型MOS構成半導体装置の素子間分離は、基本的には
以下の工程で行われる。
以下の工程で行われる。
第２図に示すように、絶縁基板１の上にポリシリコン等
のSi膜を形成し、フオトリソグラフイ技術により、各能
動領域間のSi膜を除去し、アイランド２′を形成した
後、熱酸化によりゲート酸化膜３を形成すれば、各能動
素子は電気的に分離し得る。次いでゲート酸化膜上にゲ
ート電極材を成膜し、フオトリソグラフイで所要の形状
にパターニングを行い、ゲート電極４を形成し以後通常
のMOS工程でMOS構造素子を形成する。
のSi膜を形成し、フオトリソグラフイ技術により、各能
動領域間のSi膜を除去し、アイランド２′を形成した
後、熱酸化によりゲート酸化膜３を形成すれば、各能動
素子は電気的に分離し得る。次いでゲート酸化膜上にゲ
ート電極材を成膜し、フオトリソグラフイで所要の形状
にパターニングを行い、ゲート電極４を形成し以後通常
のMOS工程でMOS構造素子を形成する。
この製法は、処理方法が単純で工程数が少ないことが特
長であるが、次の欠点を有している。
長であるが、次の欠点を有している。
その１は、Siアイランドの側面と、下地の絶縁基板が接
触する所（第２図のＡ点）で、ゲート酸化膜が薄くなる
ことである。素子の使用時にＡ点近傍のゲート酸化膜が
絶縁破壊を起こす危険が高くなる。
触する所（第２図のＡ点）で、ゲート酸化膜が薄くなる
ことである。素子の使用時にＡ点近傍のゲート酸化膜が
絶縁破壊を起こす危険が高くなる。
その２は、素子表面の段差が大きく、以後の工程で配線
の断線や短絡の要因となり得ること、またフオトリソグ
ラフイの精度を低下させることである。
の断線や短絡の要因となり得ること、またフオトリソグ
ラフイの精度を低下させることである。
また、素子表面を平坦化する技術として、第３図に示す
ように、絶縁基板１′上にSiアイランド２′を形成した
後（第３図ａ）、CVD法やスパツタ法でSiO2３′をSiア
イランド２′の膜厚以上に堆積し、その上にレジスト
４′を塗布して表面を平坦化した後（第３図ｂ）、ドラ
イエツチングする（第３図ｃ）いわゆるエツチバツク法
がある。この素子間分離法は表面の平坦性は得られるが
次の欠点がある。
ように、絶縁基板１′上にSiアイランド２′を形成した
後（第３図ａ）、CVD法やスパツタ法でSiO2３′をSiア
イランド２′の膜厚以上に堆積し、その上にレジスト
４′を塗布して表面を平坦化した後（第３図ｂ）、ドラ
イエツチングする（第３図ｃ）いわゆるエツチバツク法
がある。この素子間分離法は表面の平坦性は得られるが
次の欠点がある。
その１は、CVD法、あるいはスパツタ法で段差上に堆積
したSiO2膜は、CVD法では次の文献（村本，中島；電子
通信学会誌Vol.66,No.7,1983）で、またスパツタ法では
次の文献（T.Serikawa and T.Yachi：J.Electrochem.So
c.vol.128,P918,1981）に各々述べられているように、
段差の側壁には粗な膜質のSiO2が付着する。この粗な膜
質の部分が以後のエツチングや拡散の工程で欠陥を生じ
やすい。
したSiO2膜は、CVD法では次の文献（村本，中島；電子
通信学会誌Vol.66,No.7,1983）で、またスパツタ法では
次の文献（T.Serikawa and T.Yachi：J.Electrochem.So
c.vol.128,P918,1981）に各々述べられているように、
段差の側壁には粗な膜質のSiO2が付着する。この粗な膜
質の部分が以後のエツチングや拡散の工程で欠陥を生じ
やすい。
その２は、堆積SiO2の場合、熱酸化膜に比べSi膜との界
面での準位に関連したリーク電流等素子特性を変動させ
る要因が多い。従つて、ゲート絶縁膜の絶縁破壊や、段
差形状や、堆積SiO2膜の膜質不均一や界面準位の不安定
性等の欠点を排除するため、一般には、SiウエハMOS LS
I工程に採用されているLOCOS法に準じた素子間分離法
（コプレ−ナプロセス）により製造されている。
面での準位に関連したリーク電流等素子特性を変動させ
る要因が多い。従つて、ゲート絶縁膜の絶縁破壊や、段
差形状や、堆積SiO2膜の膜質不均一や界面準位の不安定
性等の欠点を排除するため、一般には、SiウエハMOS LS
I工程に採用されているLOCOS法に準じた素子間分離法
（コプレ−ナプロセス）により製造されている。
第４図ａに示した絶縁基板１の上に、ポリシリコン等の
Si膜２を堆積する。熱酸化法で薄いSiO2層５を形成した
後、CVD法で窒化シリコン６，SiO2を順次堆積する。
Si膜２を堆積する。熱酸化法で薄いSiO2層５を形成した
後、CVD法で窒化シリコン６，SiO2を順次堆積する。
下地のSiO2層５はSi膜２と窒化シリコン６が反応する等
のSi膜２と窒化シリコン６が接触することによつて発生
するトラブルを防止するためである。第４図ｂで示す如
く、フオトリソグラフイ技術で、先ず表面のSiO2７を部
分的に除去し、（第４図ｃ）更に、それをマスクとして
窒化シリコン６，SiO2５，Si膜２を順次エツチング除去
し第４図ｄの構造を得る。
のSi膜２と窒化シリコン６が接触することによつて発生
するトラブルを防止するためである。第４図ｂで示す如
く、フオトリソグラフイ技術で、先ず表面のSiO2７を部
分的に除去し、（第４図ｃ）更に、それをマスクとして
窒化シリコン６，SiO2５，Si膜２を順次エツチング除去
し第４図ｄの構造を得る。
次に、SiO2膜７を除去し、この時Si膜を約半分の厚さだ
け残すことが、このプロセスの要点である。次に熱酸化
すると、窒化シリコンで被覆されていない部分のSi膜
２″は完全に酸化すると約２倍の厚さになり、第４図ｅ
に示した構造となる。窒化シリコン６およびその下のSi
O2５を除去すると第４図ｆで示した如くSiO2９とSiアイ
ランド２′の上表面が連続した平坦な素子間分離の構造
が得られる。
け残すことが、このプロセスの要点である。次に熱酸化
すると、窒化シリコンで被覆されていない部分のSi膜
２″は完全に酸化すると約２倍の厚さになり、第４図ｅ
に示した構造となる。窒化シリコン６およびその下のSi
O2５を除去すると第４図ｆで示した如くSiO2９とSiアイ
ランド２′の上表面が連続した平坦な素子間分離の構造
が得られる。
その後、再度Siアイランド上にゲート酸化膜３′を形成
し（第４図ｇ）、その上にゲート電極材４を堆積し（第
４図ｈ）、フオトリソグラフイ技術でパターニングを行
いゲート電極８′を形成し（８はレジスト）（第４図
ｉ，ｊ）、以後通常のプロセスでMOS型素子を形成し最
終的に第４図ｋの構造となつて工程を完了する。
し（第４図ｇ）、その上にゲート電極材４を堆積し（第
４図ｈ）、フオトリソグラフイ技術でパターニングを行
いゲート電極８′を形成し（８はレジスト）（第４図
ｉ，ｊ）、以後通常のプロセスでMOS型素子を形成し最
終的に第４図ｋの構造となつて工程を完了する。
以上説明した従来の素子間分離法は工程数が多く、工程
所要時間が長い、更に、Si膜の約半分の厚さをエツチン
グ時に残すことが要点になつていてエツチングの制御性
が悪く平坦度に変動が生じる欠点を有している。工程所
要時間が長くなるのは次の理由による。
所要時間が長い、更に、Si膜の約半分の厚さをエツチン
グ時に残すことが要点になつていてエツチングの制御性
が悪く平坦度に変動が生じる欠点を有している。工程所
要時間が長くなるのは次の理由による。
(イ) 選択酸化のマスクして窒化シリコンを堆積する必
要がある。
要がある。
(ロ) この窒化シリコンを用いるため、SiO2層で窒化シ
リコンをサンドイツチ構造にする必要がある。
リコンをサンドイツチ構造にする必要がある。
(ハ) 堆積したSiO2，窒化シリコンを除去する必要があ
る。
る。
によるものである。
発明の目的 本発明は以上の欠点を解決するために提案するもので、
その目的とする所は、局部的ゲート絶縁破壊を防止した
平坦化効果のある薄膜型半導体装置の素子間分離を簡潔
な工程の組合せでしかも少い所要時間で形成する方法を
提供することにある。
その目的とする所は、局部的ゲート絶縁破壊を防止した
平坦化効果のある薄膜型半導体装置の素子間分離を簡潔
な工程の組合せでしかも少い所要時間で形成する方法を
提供することにある。
発明の構成 発明の要約 上記の目的を達成するため、本発明は、絶縁基板上に第
１のポリシリコン等のSi膜を形成する工程と、このSi膜
をフオトリソグラフイ技術で素子形成領域だけをアイラ
ンドとして残し、その他をエツチング除去する工程と、 このSiアイランドを形成した後、更に全面に第１のSi膜
厚より薄い第２のポリシリコン等のSi膜を堆積する工程
と、この第２の堆積したポリシリコン等のSi膜を熱酸化
で完全にSiO2にする工程と，第１のSi膜によるアイラン
ド表面のSiO2をフオトエツチング法、あるいはエツチバ
ツグ法で除去する工程と、その後、Siアイランド表面に
ゲート酸化膜を形成する工程と、ゲート酸化膜上にゲー
ト電極材を堆積してパターニングしてゲート電極を形成
する工程とを含むことを特徴とする薄膜型MOS構造の素
子間分離の製造法を提供するものである。
１のポリシリコン等のSi膜を形成する工程と、このSi膜
をフオトリソグラフイ技術で素子形成領域だけをアイラ
ンドとして残し、その他をエツチング除去する工程と、 このSiアイランドを形成した後、更に全面に第１のSi膜
厚より薄い第２のポリシリコン等のSi膜を堆積する工程
と、この第２の堆積したポリシリコン等のSi膜を熱酸化
で完全にSiO2にする工程と，第１のSi膜によるアイラン
ド表面のSiO2をフオトエツチング法、あるいはエツチバ
ツグ法で除去する工程と、その後、Siアイランド表面に
ゲート酸化膜を形成する工程と、ゲート酸化膜上にゲー
ト電極材を堆積してパターニングしてゲート電極を形成
する工程とを含むことを特徴とする薄膜型MOS構造の素
子間分離の製造法を提供するものである。
従来の窒化シリコンを用いた複雑多岐にわたる工程を要
する選択酸化法と同等の性能を有する素子間分離を、第
１のSi膜の上にポリシリコン等の第２のSi膜を堆積し、
酸化するだけの簡潔単純な短工程で形成し得ることに本
発明の特長がある。
する選択酸化法と同等の性能を有する素子間分離を、第
１のSi膜の上にポリシリコン等の第２のSi膜を堆積し、
酸化するだけの簡潔単純な短工程で形成し得ることに本
発明の特長がある。
実施例 本発明の実施例を図面に基づいて説明する。
なお、実施例は一つの例示であつて、本発明の主旨を逸
脱しない範囲で種々の変更，あるいは改良を行い得るこ
とは云うまでもない。
脱しない範囲で種々の変更，あるいは改良を行い得るこ
とは云うまでもない。
また、MOS構造の半導体素子について説明しているが、
本発明による素子間分離は、バイポーラ素子等の能動素
子や、キヤパシター、抵抗等の受動素子間の分離法とし
ても有効であることは明白である。
本発明による素子間分離は、バイポーラ素子等の能動素
子や、キヤパシター、抵抗等の受動素子間の分離法とし
ても有効であることは明白である。
第１図ａ〜ｊに、本発明の半導体装置の製造法の実施例
（工程図）を示す。
（工程図）を示す。
第１図ａに示す絶縁基板（石英製）１の上に、CVD法に
よりポリシリコン膜２と2000Å堆積した。次に、フオト
リソグラフイ技術を用いてポリシリコン膜の素子形成領
域以外をCCl2F2を用いたプラズマエツチングで除去し、
第１図ｂに示すポリシリコンのアイランド２′構造を形
成した。600℃の酸素雰囲気中でレジストを灰化除去し
た後、再度この表面に第２のポリシリコン２″をCVD法
により約800Åの厚さに堆積した（第１図ｃ）。次に、9
00℃60分のウエツト熱酸化法でこの第２のポリシリコン
膜２″を完全に酸化してSiO2層９に変えると、素子を形
成するポリシリコンアイランド２′が熱酸化膜で分離さ
れた素子間分離構造が第１図ｄに示した如く形成され
る。ポリシリコンアイランド間のSiO2９の厚さは約1500
Åである。この熱酸化工程では、超過に対して、即ち第
１のポリシリコン膜２′まで酸化が進行しても支障はな
く、素子間分離工程における条件の許容範囲が広く、再
現性の高いプロセスである。
よりポリシリコン膜２と2000Å堆積した。次に、フオト
リソグラフイ技術を用いてポリシリコン膜の素子形成領
域以外をCCl2F2を用いたプラズマエツチングで除去し、
第１図ｂに示すポリシリコンのアイランド２′構造を形
成した。600℃の酸素雰囲気中でレジストを灰化除去し
た後、再度この表面に第２のポリシリコン２″をCVD法
により約800Åの厚さに堆積した（第１図ｃ）。次に、9
00℃60分のウエツト熱酸化法でこの第２のポリシリコン
膜２″を完全に酸化してSiO2層９に変えると、素子を形
成するポリシリコンアイランド２′が熱酸化膜で分離さ
れた素子間分離構造が第１図ｄに示した如く形成され
る。ポリシリコンアイランド間のSiO2９の厚さは約1500
Åである。この熱酸化工程では、超過に対して、即ち第
１のポリシリコン膜２′まで酸化が進行しても支障はな
く、素子間分離工程における条件の許容範囲が広く、再
現性の高いプロセスである。
この実施例では、この後、ポリシリコンアイランド２′
上のSiO2を通常のポジレジストによるフオトリソグラフ
イ技術を用いて、フオトレジスト８でマスクし、緩衝弗
酸溶液でエツチング除去し、第４図ｅ，ｆに示した構造
とし、続いて900℃20分のウエツト熱酸化法で1000Åの
ゲート酸化膜３を形成した（第１図ｇ）。
上のSiO2を通常のポジレジストによるフオトリソグラフ
イ技術を用いて、フオトレジスト８でマスクし、緩衝弗
酸溶液でエツチング除去し、第４図ｅ，ｆに示した構造
とし、続いて900℃20分のウエツト熱酸化法で1000Åの
ゲート酸化膜３を形成した（第１図ｇ）。
以後、通常のプロセス通りに、ゲート電極材４としてポ
リシリコンを堆積し、パターニング後ソース，ドレーン
10をイオン注入法で形成し（第１図ｈ，ｉ）、続いてス
パツタSiO2で層間絶縁膜11を堆積し、スルーホールを介
してAl電極12で接続し、最終的に第３図ｊに示す構造
の、薄膜型MOS構造半導体装置を完成した。
リシリコンを堆積し、パターニング後ソース，ドレーン
10をイオン注入法で形成し（第１図ｈ，ｉ）、続いてス
パツタSiO2で層間絶縁膜11を堆積し、スルーホールを介
してAl電極12で接続し、最終的に第３図ｊに示す構造
の、薄膜型MOS構造半導体装置を完成した。
以上説明した本発明の実施例では、ポリシリコンアイラ
ンド上のSiO2を最も簡単なフオトレジストを用いた弗酸
系ウエツトエツチングで除去する方法を示した。この方
法では、第１図ｆでわかる通り、アイランド周縁に第２
ポリシリコンを酸化したSiO2が残存して、完全平坦な構
造とはなつていない。しかしこの段差は1500Å以下と薄
いことウエツトエツチングや、ゲート酸化時に角が滑ら
かとなるためゲート電極の断線等素子特性に支障を起こ
すものではない。しかも、第２ポリシリコンの堆積膜厚
でこの段差を制御することが可能である。高密度化等の
対策として、より平坦化が必須の場合には、第２ポリシ
リコンの酸化後の膜厚が、第１ポリシリコンアイランド
の膜厚と同等以上になるように第２のポリシリコンを堆
積し、次にフオトレジストをその表面が平坦を得るに充
分な膜厚に全面塗布した後、イオンエツチングでポリシ
リコンアイランドの表面が現われるまで全面をエツチン
グ除去するいわゆるエツチバツク法を用いれば、熱酸化
膜で平坦な素子間分離を形成することができる。
ンド上のSiO2を最も簡単なフオトレジストを用いた弗酸
系ウエツトエツチングで除去する方法を示した。この方
法では、第１図ｆでわかる通り、アイランド周縁に第２
ポリシリコンを酸化したSiO2が残存して、完全平坦な構
造とはなつていない。しかしこの段差は1500Å以下と薄
いことウエツトエツチングや、ゲート酸化時に角が滑ら
かとなるためゲート電極の断線等素子特性に支障を起こ
すものではない。しかも、第２ポリシリコンの堆積膜厚
でこの段差を制御することが可能である。高密度化等の
対策として、より平坦化が必須の場合には、第２ポリシ
リコンの酸化後の膜厚が、第１ポリシリコンアイランド
の膜厚と同等以上になるように第２のポリシリコンを堆
積し、次にフオトレジストをその表面が平坦を得るに充
分な膜厚に全面塗布した後、イオンエツチングでポリシ
リコンアイランドの表面が現われるまで全面をエツチン
グ除去するいわゆるエツチバツク法を用いれば、熱酸化
膜で平坦な素子間分離を形成することができる。
発明の効果 以上のように本発明によれば、薄膜型半導体装置の素子
間分離を，単純で、再現性の高い工程を用いて、平坦か
つ耐絶縁性に優れた構造として形成し得る利点がある。
間分離を，単純で、再現性の高い工程を用いて、平坦か
つ耐絶縁性に優れた構造として形成し得る利点がある。
更に、従来の方法と比較して素子間分離に要する工程数
を40％以上低減できる利点がある。
を40％以上低減できる利点がある。
第１図ａ〜ｊは本発明の実施例による薄膜型MOS構造半
導体装置の製造法を示す工程図である。 第２図，第３図ａ〜ｃ工程図及び第４図ａ〜ｋ工程図
は、従来の薄膜型MOS構造半導体装置の製造法を説明す
るための図である。 １……絶縁基板 ２……ポリシリコン等Si膜（基板Si膜） ２′……分離されたSi膜 ２″……第１のSi膜に重さねて堆積したSi膜 ３……ゲート酸化膜 ４……ゲート電極(材) ５……下地SiO2膜 ６……窒化Si膜 ７……マスクSiO2膜 ８……フオトレジスト ９……素子間分離用ポリシリコンの酸化SiO2 10……ソースとドレーン 11……層間SiO2 12……Al電極
導体装置の製造法を示す工程図である。 第２図，第３図ａ〜ｃ工程図及び第４図ａ〜ｋ工程図
は、従来の薄膜型MOS構造半導体装置の製造法を説明す
るための図である。 １……絶縁基板 ２……ポリシリコン等Si膜（基板Si膜） ２′……分離されたSi膜 ２″……第１のSi膜に重さねて堆積したSi膜 ３……ゲート酸化膜 ４……ゲート電極(材) ５……下地SiO2膜 ６……窒化Si膜 ７……マスクSiO2膜 ８……フオトレジスト ９……素子間分離用ポリシリコンの酸化SiO2 10……ソースとドレーン 11……層間SiO2 12……Al電極
Claims (3)
- 【請求項１】(イ) 絶縁基板上に第１のSi膜を形成する
工程と、 (ロ) 前記Si膜を選択除去し、アイランド状に素子形成
領域を形成する工程と、 (ハ) 前記、素子形成領域がアイランド状に分離された
表面に第２のSi膜を全面に堆積する工程と、 (ニ) 次に第２のSi膜を完全に酸化させ、素子形成領域
のSiアイランドを酸化物内に埋め込んだ構造の素子間分
離領域を形成する工程と、 (ホ) 次にSiアイランド上の酸化物を選択除去する工程
と、 (ヘ) 前記Siアイランド上にMOS構造半導体装置のゲート
絶縁膜を成膜させる工程と (ト) 前記ゲート絶縁膜上にゲート電極を形成する工程
と、 を含むことを特徴とする薄膜型MOS構造半導体装置の製
造法。 - 【請求項２】特許請求の範囲第１項記載のSiアイランド
上の酸化物を選択除去する工程がフオトリソグラフイ技
術によるエツチング法を用いることを特徴とする薄膜型
MOS構造半導体装置の製造法。 - 【請求項３】特許請求の範囲の第１項記載のSiアイラン
ド上の酸化物を選択除去する工程がエツチバツク法を用
いることを特徴とする薄膜型MOS構造半導体装置の製造
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6444986A JPH0620138B2 (ja) | 1986-03-22 | 1986-03-22 | 薄膜型ｍｏｓ構造半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6444986A JPH0620138B2 (ja) | 1986-03-22 | 1986-03-22 | 薄膜型ｍｏｓ構造半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219961A JPS62219961A (ja) | 1987-09-28 |
| JPH0620138B2 true JPH0620138B2 (ja) | 1994-03-16 |
Family
ID=13258572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6444986A Expired - Lifetime JPH0620138B2 (ja) | 1986-03-22 | 1986-03-22 | 薄膜型ｍｏｓ構造半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620138B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786199B2 (ja) * | 1988-05-24 | 1998-08-13 | 株式会社日本自動車部品総合研究所 | 薄膜半導体素子の製造方法 |
| JPH0766424A (ja) | 1993-08-20 | 1995-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2009170794A (ja) * | 2008-01-18 | 2009-07-30 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置の製造方法 |
-
1986
- 1986-03-22 JP JP6444986A patent/JPH0620138B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219961A (ja) | 1987-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06181262A (ja) | 半導体装置の自己整合型コンタクトの製造方法 | |
| US4497108A (en) | Method for manufacturing semiconductor device by controlling thickness of insulating film at peripheral portion of element formation region | |
| US6849521B2 (en) | Method for manufacturing a semiconductor device | |
| JPS61214446A (ja) | 半導体装置の製造方法 | |
| US5696022A (en) | Method for forming field oxide isolation film | |
| JPH0620138B2 (ja) | 薄膜型ｍｏｓ構造半導体装置の製造法 | |
| JP2552597B2 (ja) | 半導体装置の製造方法 | |
| JPH0454390B2 (ja) | ||
| JPS6059738B2 (ja) | 半導体装置の製造方法 | |
| JPH0379864B2 (ja) | ||
| JPH05343669A (ja) | 半導体装置およびその製造方法 | |
| JP2874070B2 (ja) | 半導体装置の製造方法 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| JPS62216268A (ja) | 半導体装置の製造方法 | |
| JP2707538B2 (ja) | 半導体装置の製造方法 | |
| JPS5933873A (ja) | 半導体素子の製造方法 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| JPH08236608A (ja) | 半導体装置の製造方法 | |
| JPH0117256B2 (ja) | ||
| JPS62112342A (ja) | 素子分離領域の形成方法 | |
| JPS6387742A (ja) | 半導体装置の製造方法 | |
| JPS61222158A (ja) | 半導体装置の製造方法 | |
| JPS6222454A (ja) | 半導体装置の製造方法 | |
| JPS62283663A (ja) | 薄膜トランジスタ | |
| JPH0458538A (ja) | 半導体装置の製造方法 |