JPH0620220B2 - 密着形イメ−ジセンサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ファクシミリ装置の光電変換デバイスとして
用いられる密着型イメージセンサに関するものである。

（従来技術と問題点） 密着形イメージセンサは、ＭＯＳ型ＩＣイメージセンサ
やＣＣＤセンサ等と比較してレンズによる縮小光学系を
用いないため、ファクシミリ装置を小型に、経済的に実
現でき、原稿幅と同じ長さを有する光電変換素子列を備
えた大判デバイスであり、例えばガラス基板上にＡ４判
２１６mmの読み取り幅において８素子／mmあるいは１６
素子／mmで形成された光電変換素子の全素子数は、１７
２８素子あるいは３４５６素子となる。第１図には、例
えば６４段／チップあるいは１２８段／チップの走査パ
ルス発生回路１と、アドレス用ＭＯＳＦＥＴスイッチ２
とからなる駆動用集積回路を複数個前記ガラス基板上
に、光電変換素子４と共にハイブリッド実装して成る第
一の従来例が示されている。

この光電変換素子４として例えばアモルファスシリコン
を用い蓄積モード動作で光信号を読み取る場合、ＭＯＳ
ＦＥＴスイッチ２のゲートドレイン間の重なり容量３を
通してゲートに印加したパルスのスイッチング雑音や、
シフトレジスタ等の走査パルス発生回路１の制御に必要
なクロックパルスを供給するクロック入力線７と出力線
６間の寄生結合容量８を通して現われるクロック雑音が
問題になる。

特に密着形イメージセンサにおいてよく用いられる例え
ばＬＥＤ等の光源の光強度では、ファクシミリ装置で要
求される５ｍsec／ライン〜１０ｍsec／ラインあるいは
それ以上の高速読み取りを行なう場合、光信号の大きさ
が不十分となり、Ｓ／Ｎを大きくとるためには、何らか
の雑音抑圧方式を採用しなければならないのが現状であ
る。なお、５は素子４に印加するバイアス電源である。

スイッチング雑音やクロック雑音等の固定パターン雑音
の抑圧方式を採用した第二の従来例は、例えば、小池他
による電子通信学論文誌1977年Vol.Ｊ６０−Ｃ１１３ペ
ージから１２０ページに「隣接ビット相関法によるＭＯ
Ｓイメージセンサの改良」と題して発表された論文に示
されている。この例は、第２図に示す様に、１ビットの
光電変換素子４に対して２個のＭＯＳＦＥＴスイッチ２
を設け、走査パルス発生回路１で発生した走査パルスで
同時に隣り合う２素子のＭＯＳＦＥＴスイッチ２をオン
し、信号＋雑音が出力される信号線２２と雑音のみが出
力される雑音線２１の差動をとり、雑音を抑圧するもの
である。

また例えば、高村他により、ナショナルテクニカルレポ
ート1975年Vo1.２１，Ｎｏ.６，６９２ページから７０
３ページに「低ノイズ一次元ＭＯＳイメージセンサ」と
題して発表された論文に示され、第３図に示す様に、Ｍ
ＯＳＦＥＴスイッチ２の重なり容量と同じ容量を持つダ
ミーのキャパシタ３３を設け、このキャパシタ３３とＭ
ＯＳＦＥＴスイッチ２の両者を同時にスイッチングして
信号線３２と雑音線３１の差動をとり、両者に現われた
雑音を抑圧する方式を採用したものもある。

この他、例えば、大場他によりテレビジョン学会技術報
告１９８０年Vol.４No.１３，５３ページから５８ペー
ジに「二次元ＭＯＳ型固体撮像素子の固定パターン雑音
と抑圧回路の提案」と題して発表された論文に示される
ように、１ビットの光電変換素子を駆動する間に、信号
および雑音を積分することにより、駆動パルスの一対の
正負の雑音のみを打ち消すようにしたいわゆる積分方式
を採用したもの、また、例えば、斎藤他による電子通信
学会技術報告1983年１０月ＥＤ８３−６４「ａ−Ｓｉ：
Ｈ膜高速Ａ４−１６ドット／mm密着イメージセンサ」と
題して発表された論文に示されるように、ＭＯＳＦＥＴ
スイッチとしてＰ，Ｎ両チャンネルのＣＭＯＳスイッチ
を用い、両者のゲートに逆位相のパルスを印加すること
により雑音を打ち消す方式を採用したもの等がある。

ところがこの様な雑音抑圧を行なっても、個々のトラン
ジスタのばらつきやクロック雑音の飛び込み等により、
雑音はある程度のレベルまでしか抑圧できない。密着形
イメージセンサの性能として、Ａ４判，１６素子／mm，
０．８ｍsec／ラインでＳ／Ｎが２０dBの開発報告があ
るが、さらに高速な０．５ｍsec／ライン以下で駆動し
ようとするとＳ／Ｎは悪化し、読み取り画像は劣化す
る。また最近では中間調における高Ｓ／Ｎの要求も強
く、例えばＳ／Ｎとして４０dB以上のＳ／Ｎが望まれて
いるため、以上の様な雑音抑圧方式では、充分なイメー
ジセンサの性能が得られない。

（本発明の背景） 従来のＣＣＤセンサでは、第４図(a)に示す様に、フォ
トダイオード４２に蓄積された光信号電荷をトランスフ
ァーゲート４１を同時にオンして、ＣＣＤシフトレジス
タ４０内に転送し、このＣＣＤシフトレジスタ４０の走
査により、出力アンプ４３を通して時系列で光信号出力
Ｓｐが得られる。第４図(b)のタイミングチャートに示
した様に、この時、出力に現われる固定パターン雑音と
してトランスファーゲートパルスのフィードスルー雑音
Ｎｆがあるが、これは１ラインの信号読み出し期間外で
あり、後の信号処理により取り除くことは簡単である。
以上の様にＣＣＤセンサではＭＯＳ型ＩＣイメージセン
サで発生する様な固定パターン雑音の問題は無い。また
従来のＣＣＤセンサでは、転送用クロックとして１０Ｍ
Hz程度あるいはそれ以上のものを用いた駆動が可能であ
り、従ってフォトダイオード４２を除いたＣＣＤ駆動集
積回路を用いて、例えばＡ４判、１６素子／mm，3456素
子の密着形イメージセンサを走査するとした場合、０．
４ｍsec／ライン，交互リード引き出しで読み取ると
０．２ｍsec／ライン程度あるいはそれ以上の高速性が
期待できる。さらに、その出力方式として、フローティ
ングゲートアンプを採用することにより高感度化がはか
られるため、ＭＯＳ型ＩＣイメージセンサと比較して高
Ｓ／Ｎである。しかしこの場合のＣＣＤ駆動集積回路は
当然複数個必要となるから、それらの集積回路の切り換
えのときに前述したトランスファーゲートパルスのフィ
ードスルー雑音が、１ラインの読み出し期間中に光信号
内に混入する。

また、各ＣＣＤ駆動集積回路の出力方式として前に述べ
た様にフローティングゲートアンプを採用するとして
も、この複数個ゲートアンプの出力をそのまま接続する
と短絡状態が発生するから何らかの対策が必要である。
さらに、密着形イメージセンサの出力端子の数はＣＣＤ
駆動集積回路の数だけ必要となる。例えば１個のＣＣＤ
駆動集積回路の段数を２５６段とし、Ａ４判、８素子／
mmおよび１６素子／mm密着型イメージセンサを実現する
にはそれぞれ７本あるいは１４本の出力端子が必要とな
り、従来のＭＯＳ型ＩＣイメージセンサの駆動回路と比
較すると配線が複雑になり、外部との接続の信頼性が失
なわれる欠点がある。

本発明の目的は、以上の欠点を除去し、高速，低雑音
で、しかも外部との接続も容易な密着形イメージセンサ
を提供することにある。

（本発明の構成） 本発明の密着形イメージセンサは、複数個からなる光電
変換素子列と、該光電変換素子列の各素子に１対１に対
応し前記光電変換素子列１ライン読み取り周期毎に該読
み取り周期より短いパルス幅のトランスファーゲートパ
ルスによって前記光電変換素子列で発生した光信号電荷
を転送するＮ段のトランスファーゲート、該トランスフ
ァーゲートに接続され前記読み取り周期毎に発生するト
ランスファーゲートパルス間を前記光電変換素子数／Ｎ
で割った期間内でパルス周期が該期間のＮ倍周で互いに
逆相関係にある２つの転送クロックパルスによって前記
転送されてきた光信号電荷を時系列で出力するＮ段のＣ
ＣＤシフトレジスタ、前記時系列の出力を増幅する出力
アンプ及び該出力アンプの後段に設け前記トランスファ
ーゲートパルス間を前記光電変換素子数／Ｎで割った期
間と同じパルス幅を持つスイッチングパルスによって前
記出力アンプからの前記光信号を出力するスイッチング
回路、前記スイッチングパルスを発生する論理回路、前
記転送クロックパルスを発生するための連続したクロッ
クパルスと前記スイッチングパルスとの論理積ゲート回
路とを半導体基板上に少なくとも備えてなる前記光電変
換素子数／Ｎ個の駆動集積回路と、該駆動集積回路のス
イッチング回路からの出力を共通に接続した出力線と、
前記駆動集積回路への前記連続したクロックパルスを供
給する入力線とを絶縁性基板上に備えたことを特徴とす
る。

（実施例） 以下、図面と共に本発明の実施例について詳細に説明す
る。

第５図は、本発明の密着形イメージセンサの一実施例を
示すブロック図であり、第６図は第５図の実施例の動作
を説明するためのタイミングチャートである。

ＣＣＤシフトレジスタ５１のそれぞれは、Ｎ段にわたり
縦続接続され、例えば転送効率の高い埋込みチャネルＣ
ＣＤシフトレジスタ（以下単にＣＣＤシフトレジスタと
呼ぶ。）で構成され、転送用クロックパルスφ_１〜φ_Ｍ
およびこれと逆位相の転送用クロックパルス_１〜_Ｍ
の一周期毎に、蓄積されていた光信号電荷を次段へと順
次転送し、時系列の出力を得る２相ＣＣＤシフトレジス
タである。この転送用クロックパルスφ_１〜φ_Ｍ，_１
〜_Ｍは、この密着形イメージセンサの外部から入力さ
れる連続した第１の基本クロックパルスφ，ならび
に、出力切換え用ＭＯＳＦＥＴスイッチ（以下、スイッ
チと呼ぶ）５２の開閉を制御する出力切換えパルスＱ_１
〜Ｑ_Ｍおよびこれと逆位相の出力切換えパルス_１〜
_Ｍを入力とする論理積ゲート回路５３の出力である。

この出力切換えパルスを出力するのは、Ｄ型のフリップ
フロップ回路５４であり、この回路５４は外部からの連
続した第２の基本クロックパルスＣとデータパルスＤに
より駆動される。フリップフロップ回路５４からの出力
切換えパルスは、次のチップのフリップフロップ回路５
４のデータパルスとして利用される。

Ｎ段のＣＣＤシフトレジスタ５１の各段に、Ｎ個のトラ
ンスファーゲート５５の出力側が１対１に対応して接続
され、その入力側には、ガラス基板等よりなる絶縁性基
板上に形成されたＡｕ等の金属個別電極とＩＴＯ等から
なる透明電極ではさまれたアモルファスシリコン薄膜と
から成る光電変換素子５６が、ワイヤボンディングされ
たボンディングパット５７を介して１対１に対応して接
続されている。

ＣＣＤシフトレジスタ５１から出力される時系列の光信
号電荷は、フローティングゲートアンプ５８により、電
圧出力としてそのままの時系列で出力され、スイッチ５
２を通して、出力線５９に出力される。

本実施例では、１チップのＣＣＤ駆動集積回路（以下単
に駆動ＩＣと呼ぶ）５０１は、Ｎ段のＣＣＤシフトレジ
スタ５１，Ｎ個のトランスファーゲート５５，フローテ
ィングゲートアンプ５８，スイッチ５２，フリップフロ
ップ回路５４および論理積ゲート回路５３から構成され
ている。駆動ＩＣ５０２〜５０Ｍも同様に構成されてい
る。このＮを例えば２５６とすると、Ａ４判、１６素子
／mm，３４５６素子の密着形イメージセンサでは、１４
チップの駆動ＩＣが絶縁性基板上に、光電変換素子５６
と共に実装される。

Ｍチップ内全てのＭ×Ｎ個のトランスファーゲート５５
は、共通に接続され、ゲートパルスφ_Ｔによって全て同
時にオンしてＣＣＤシフトレジスタ５１内へ、各々対応
する光電変換素子５６の光信号電荷を同時に転送する。
ＣＣＤシフトレジスタ５１内に蓄積された光信号電荷を
光電変換素子５６の配列に応じて時系列で読み出すた
め、まず駆動ＩＣ５０１のＣＣＤシフトレジスタ５１に
のみ転送用クロックパルスφ_１および_１が印加され
る。Ｎ段分の光信号電荷を時系列で出力させるには、こ
のパルスφ_１および_１は、第１の基本クロックパルス
φおよび１周期で１段の転送が行なわれる場合、Ｎ周
期繰り返えせばよい。これで駆動ＩＣ５０１のＣＣＤシ
フトレジスタ５１内に蓄積されていた光信号電荷が時系
列で出力される。この間、例えばＣＭＯＳ構成の同一チ
ップ上のスイッチ５２のみが、出力切換えパルスＱ_１，
_１によりオンしている。この間は他の駆動ＩＣ５０２
〜５０Ｍの転送用クロックパルスφ_２〜φ_Ｍと_２〜
_Ｍおよびスイッチ５２は、オフの状態にあり、その各々
のＣＣＤシフトレジスタ５１内の光信号電荷は転送され
ず、蓄積されたままである。

駆動ＩＣ５０１のシフトレジスタ５１の出力がが読み出
された後に、駆動ＩＣ５０２のシフトレジスタ５１に転
送用クロックパルスφ_２および_２が印加され、また同
一チップ上のスイッチ５２がオン状態となる。出力切換
えパルスＱ_１が、この駆動ＩＣ５０２のフリップフロッ
プ回路５４のデータパルスとして入力されるため、出力
切換えパルスＱ_２，_２が引き続き出力され、同時に同
一チップ上の論理積ゲート回路５３の出力として得られ
る転送用クロックパルスφ_２および_２が（第１の基本
クロックパルスφおよびのＮ周期分）同一チップ上の
ＣＣＤシフトレジスタ５１に印加され、その結果、駆動
ＩＣ５０１のシフトレジスタ５１出力に引き続いて、時
系列に駆動ＩＣ５０２のシフトレジスタ５１の出力が読
み出される。またこの時は、他の駆動ＩＣでは、フリッ
プフロップ回路５４の出力つまり、出力切換えパルスは
駆動ＩＣ５０２の出力切換えパルスの逆位相パルスであ
り、スイッチ５２は、オフ状態であり、従って論理積ゲ
ート回路５３の出力も、もちろん転送用クロックパルス
を発生しない。以下第３チップ，第４チップ，……，第
Ｍチップの駆動ＩＣにおいて同様の動作を行なう。従っ
て、この密着形イメージセンサの出力として光信号電
荷が光電変換素子５６の配列に応じて順次時系列で取り
出される。スイッチ５２へのパルスＱ_１〜Ｑ_Ｍおよび
_１〜_Ｍによるフィードスルー雑音は発生するが、その
レベルは１ｍＶ程度であり、フローティングゲートアン
プ５８の出力が例えば１Ｖ程度と大きいので問題とはな
らない。スイッチ５２はＰチャネルあるいはＮチヤネル
ＭＯＳスイッチでもさしつかえないが、その代りに本実
施例のようにＣＭＯＳスイッチを用いれば、前に述べた
様に１対の正負のパルスによる雑音のキャンセルができ
るので、一層の低雑音化が計られる。

トランスファーゲート５５は、１ライン走査に１度しか
オンされないため、そのフィードスルー雑音Ｎｆは、読
み取り時間外に発生し、信号出力としては、従来のＣＣ
Ｄセンサと同じ形態で得られる。例えばＡ４判、１６素
子／mm密着形イメージセンサで、０．５ｍsec／ライン
でＳ／Ｎ４０dB以上が可能であり、中間調にも充分対応
できる。また、１つのスイッチ５２がオンの時、他のチ
ップのスイッチ５２は全てオフであり、短絡状態になら
ないため、出力線５９に全てのスイッチ５２が接続で
き、密着形イメージセンサの出力としては、唯一本で済
む。さらに、駆動ＩＣ５０１〜５０Ｍの各々に、出力切
換えパルスや転送用クロックパルスを発生できる論理回
路を内蔵しているため、外部からの入力線は、一つのフ
リップフロップ回路へのデータパルスＤと各チップ共通
の第１，第２の基本クロックパルスφ，のみで済むた
め、外部との接続の際の信頼性が向上する。

なお、同集積回路内にカウンタ回路を内蔵することによ
り、第１の基本クロックパルスから、第２の基本クロッ
クパルスを発生させることも可能である。

尚本実施例を示す第５図には、集積回路を駆動するのに
当然必要な電源あるいはアースに関する回路は省いてあ
る。

（発明の効果） 以上詳述した様に本発明によれば、ＣＣＤシフトレジス
タを複数個駆動回路として用い、しかも各駆動集積回路
毎にトランスファーゲートパルスのフィードスルー雑音
が混入しないＣＣＤ駆動方式の採用により高速で低雑音
を達成できる。

さらに、そのような駆動方式を達成する上での各種パル
スを発生するための論理回路を内蔵し出力切換え用のス
イッチを具備しているので、密着形イメージセンサと外
部との接続は容易で、入出力端子の増加をまねくことが
なく、信頼性の高い密着形イメージセンサが実現され
る。

【図面の簡単な説明】

第１図，第２図，第３図，第４図(a)は第一，第二，第
三，第四の従来例を示す回路図、第４図(b)は第４図(a)
の動作を示すタイミング図、第５図は本発明の実施例を
示す回路図、第６図は第５図の動作を示すタイミング図
である。 １は走査パルス発生回路、２はＭＯＳＦＥＴスイッチ、
３はゲート〜ドレイン間の重なり容量、４は光電変換素
子、５は電源、６は出力線、７はクロックの入力線、８
はクロック線と出力線間の寄生結合容量、２１，３１は
雑音線、２２，３２は信号線、３３はダミーのキャパシ
タ、４０はＣＣＤシフトレジスタ、４１はトランスファ
ーゲート、４２はフォトダイオード、４３は出力アン
プ、５０１〜５０ＭはＣＣＤ駆動集積回路、５１はＣＣ
Ｄシフトレジスタ、５２は出力切換え用ＭＯＳＦＥＴス
イッチ、５３は論理積ゲート回路、５４はフリップフロ
ップ回路、５５トランスファーゲート、５６は光電変換
素子、５７はボンディングパッド、５８はフローティン
グゲートアンプ、５９は出力線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数個からなる光電変換素子列と、該光電
   変換素子列の各素子に１対１に対応し前記光電変換素子
   列１ライン読み取り周期毎に該読み取り周期より短いパ
   ルス幅のトランスファーゲートパルスによって前記光電
   変換素子列で発生した光信号電荷を転送するＮ段のトラ
   ンスファーゲート、該トランスファーゲートに接続され
   前記読み取り周期毎に発生するトランスファーゲートパ
   ルス間を前記光電変換素子数／Ｎで割った期間内でパル
   ス周期が該期間のＮ倍周で互いに逆相関係にある２つの
   転送クロックパルスによって前記転送されてきた光信号
   電荷を時系列で出力するＮ段のＣＣＤシフトレジスタ、
   前記時系列の出力を増幅する出力アンプ及び該出力アン
   プの後段に設け前記トランスファーゲートパルス間を前
   記光電変換素子数／Ｎで割った期間と同じパルス幅を持
   つスイッチングパルスによって前記出力アンプからの前
   記光信号を出力するスイッチング回路、前記スイッチン
   グパルスを発生する論理回路、前記転送クロックパルス
   を発生するための連続したクロックパルスと前記スイッ
   チングパルスとの論理積ゲート回路とを半導体基板上に
   少なくとも備えてなる前記光電変換素子数／Ｎ個の駆動
   集積回路と、該駆動集積回路のスイッチング回路からの
   出力を共通に接続した出力線と、前記駆動集積回路への
   前記連続したクロックパルスを供給する入力線とを絶縁
   性基板上に備えたことを特徴とする密着型イメージセン
   サ。