JPS6143064A - 密着形イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本兇明は、ファクシ、、ミリ装置の光電変換デバイスと
して用いられる密着形イメージセンサに関するものであ
る。

（従来技術と問題点） 密着形イメージセンサは、ＭＯ８型ＩＣイメージセンサ
やＣＣＤセンサ等と比較してレンズによる縮小光学系を
用いないため、ファクシミリ装置を小型に、経済的に実
現でき、原稿幅と同じ長さを有する光電変換素子列を備
えた大判デバイスであシ５例えばガラス基板上にＡ４判
２ｉ　５　ｍｍの読み取シ幅において８素子／ｍｍある
いは１６素子／ｍｍで形成された光・電変換素子の全素
子数は、１７２８素子あるいは３４５６素子となる０　
第１図には、例えば６４段／テッグあるいは１２８段／
テ、グの走ＩＥハルス力生回路１と、アドレス用ＭＯ８
ＦＥＴスイッチ２とからなる駆動用集積回路を複数個前
記カラス基板上に、光電変換素子４と共にハイブリッド
実装して成る第一の従来例が示されている。

との光電変換素子４として例えばアモルファスシリコン
を用い蓄積モード動作で光信号を読み取る場合、ＭＯ８
ＦＥＴスイッチ２のゲートドレイン間の重なシ容量３を
通してゲートに印加したノくルスのスイッチング雑音や
、シフトレジスタ等の走査パルス発生回路ｌの制御に必
髪なりロックノくルスを供給するクロック入力線７と出
力線６間の寄生結合容量８を通して現われるクロック雑
音が問題になる。

特に密着形イメージセンサにおいてよく用いられる例え
ばＬＥＤ等の光源の光強度では、ファクシミリ装置で妾
求される５ｍ５ｅｃ／ライン〜１０ｍ５ｅｃ／ラインあ
るいはそれ以上の高速読み取シを行なう場合、光信号の
大きさが不十分となり、Ｓ／Ｎを大きくとるためには、
何らかの雑音抑圧力式を採用しなければならないのが現
状である。

なお、５は素子４に印加するバイアス電源である。

スイッチング雑音やクロック雑音靜の固定パターン雑音
の抑圧力式を採用した第二の従来例は、例えば、小池他
による電子通信学論文誌１９７７年Ｖｏ１．　Ｊ６０−
ＣＩ　１３ヘージから１２０ページに「隣接ビット相関
法によるＭＯＳイメージセンサの改良」と題して発表さ
れた論文に示されている。

この例は、第２図に示す様に、１ピツトの光電変換素子
４に対して２個のＭＯ８ＦＥＴスイッチ２を設け、走査
回路１でノロ生じた走査パルスで同時に脚り合う２素子
のＭＯ８ＦＥＴスイッチ２をオンし、信号十雑音が出力
される信号＠２２と雑音のみが出力される雑音線２１の
差動をとシ、雑音を抑圧するものである。

また例えば、高村他によシ、ナショナルテクニカルレポ
ート１９７５年Ｖｏ１．２１　、　Ｎｏ、　６．６９２
ページから７０３ページ°に「低ノイズ−次元ＭＯＳイ
メージセンサ」と題して発表された論文に示され、第３
図に示す様に、ＭＯ８ＦＥＴスイッチ２の軍な９８ｍと
同じ容量を持つダミーのキャパシタ３３を設け、このキ
ャパシタ３３とＩＶＩ　ＯＳ　Ｆ　ＥＴスイッチ２０両
者を同時にスイッチングして信号線３２と雑音線３１の
差動をとシ、両者に現われた雑音を抑圧する方式を採用
したものもある。

この他、例えば、大場他に′よシテレビジョン学会技術
報告１９８０年Ｖｏ１．４Ｎｏ、　１３　、５３　ペー
ジから５８ページに「二次元ＭＯ８型固体撮像素子の同
定パターン雑音と抑圧回路の提案」と題して発表された
論文に示されるように、１ピツトの光電変換素子を駆動
する間に１信号および雑音を積分することにより、駆動
パルスの一対の正負の雑音のみを打ち消すようＫしたい
わゆる和分方式を採用したもの、また、例えば、倉藤他
による電子通信学会技術報告１９８３年１０月ＥＤ８３
−６４　「ａ−８ｉ：Ｈ膜尚速Ａ４−１６　　ドツト／
ｉｎｍ密着イメージセンサ」と題して発表された論文に
示されるように、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔスイッチとして
Ｊ）、Ｎ両チャンネルのＣＭＯＳスイッチを用い、両者
のゲートに逆位相のパルスを印加することによシ雑音を
打ち消す方式を採用したもの笠がを、ろ。

ところがこの様々雑音抑圧を１工なっても、イ面々のト
ランジスタのほらつきやクロック雑音の飛び込み等によ
シ５Ｍ音はある程度のレベルまでしか抑圧でき々い。密
着形イメージセンサの性能として、Ａ４４４Ｊ、１６素
子／ｍｍ、Ｑ、ｆ３ｍＳｅｃ／ライ　　　　ンでＳ／Ｎ
が２０ｄＢの開発報告があるが、ざらに高速な０．５ｍ
５ｅｃ／ライン以丁で心Δ動しようとするとＳ／Ｎは慾
化し、抗み取り画１１は劣化する０また最近では中間調
における高Ｓ／Ｎの要求も強く、例えば８７Ｎとして４
０ｄＢ以上のＳ／Ｎが望まれているため１以上の様な錦
、廿（８１圧力式では、充分なイメージセンサの性能が
得られない。

（本発明の背景） 従来のＣＣＤセンサでは、第４図ｆａ）に示す様に、フ
ォトダイオード４２に蓄積さｉた光信号霜、荷をトラン
スファーゲート４１を同８、）にオンして、ＣＣＤシフ
トレジスタ４０内に転送し、このＣＣＤシフトレジスタ
４００走食により、出力アンプ４３を通して時系列で光
信号出力Ｓｐが得られる。

第４図（ｂ）のタイミングチャートに示した様に、この
時、出カニ状われる固定パターン刺に音としてトランス
ファーゲートパルスのフィードスルー雑音Ｎｆがあるが
、これは１ラインの信号読み出し期間外であり、後の１
６号処理により取り除くことは９＋：ｉ年である。以上
の様にＣＣＤセンサではＭＯ８型ＩＣイメージセンサで
発生する様な固定パターンやＩＬ音の問題は無い。また
従来のＣＣＤセンサでは、転送用クロックとして１０　
ＡＩＨ２程度あるいはそれ以上のものを用いた。駆動が
可能であ夛、従って７オトタイオード４２を除いたＣＣ
Ｄ駆動集積回路を用いて、例えばＡ４判、１６索子／　
１１川１３４５６　％子の乱肩形イメージセンサを走置
するとした場合、０．４ｍ５ｅＣ／ライン、交互リード
引き出しで読み取るとＱ、２ｍ５ｅ７ライン程鹿あるい
はそれ以上の重速性が期待できる。さらに、その出力方
式としで、フローナイングゲートアンプを採用すること
によシ高感度化がはかられるため、ＭＯＢ型ＩＣイメー
ジセンサと比較して高Ｓ／Ｎで゛ある。しかしこの場合
のＣＣＤ駆動集積回路は当然複数イ１必要となるから、
それらの隼４′Ｊ（回路の切り換えのときに１）ｉ〕述
したトランスファーゲートパルスのフィードスルー係、
音が、１ラインの立み出し期１市中に光信号内に混入す
る。

まだ、各ＣＣＤ、駆動集積回路の出力方式として前に述
べた様にフローティングゲートアンプを採用゛するとし
ても、この複数個ゲートアンプの出力をそのまま接続す
ると短絡状態が発生するから何らかの対策が必がである
○さらに、鴨塙形イメージセンサの出力端子の・奴はＣ
ＣＤ、！コペ動呆ｉ／ｒ＜−４１１の数だけ８女となる
０例えば１倫のＣＣＤ、％動Ｓ＋）１回路の＋２ａを２
５６段とし、Ａ　４　ａ＋、８；＋：ｆ／ｍｍおよび１
６案子／ｍｍ密ノ靜型イメージ七ンＶをう【現するには
それぞれ７本あるいは１４本の１−１力艷子が必要とな
り、従来のＭＯ８Ｏ８型ＩＣイメージセンサ動回路と比
較すると配線が観薙になシ、り１部との接続の信頼囲が
失なわれる欠点かある。

本発明の目的は、以上の欠点を除去し、高速。

低雛音で、しかも外部との渉幌も各易な密漸形イメージ
センザを提供することＫある。

（本発明の＜１・￥成） ］禰瑣ボヨピ吐り本発明の密Ｉ’ｆ形イメージセンサは
、捏数個からなる光電変換素子列と、光電変換ネ子列の
各素子ＶＣ１対１に対応し該光電変換素子列で発生した
光信号１：１；荷を転送するためのトランスファーゲー
ト、転送されてきた前記光信号電荷を時系列゛て出力す
るＮ段のＣＣＤシフトレジ・り該ＣＣＤシフトレジスタ
の出力を増幅する出力アンプ、該アンプの後段に設けた
スイッチング回路、該スイッチング回路を開閉する制御
パルスを発生する論理回路、連続したクロックパルスと
前記論理回路の出力との論理積の出力を、前記ＣＣＤシ
フトレジスタを駆動する制御パルスとする論理積ゲート
回路を半導体基板上に少なくとも癲えてなる複数個の駆
動集積回路と、該駆動集積回路のスイッチング回路から
の出力を共通に接続した出力線と、前記複数個の駆動集
積口−へ前記連続したクロックパルスを供給する入力線
とを絶縁性基板上に備えたことを特徴とする。

（実施例） 以下、図面と共に本発明の実施例について詳細に説明す
る。

第５図は、本発明の密層形イメージセンサの一実施例を
示すブロック図てあり、第６図は第５図の実施例の動作
を説明するためのタイミングチャートである。

ＣＣＤシフトレジスタ５１のそれぞれは、Ｎ段にわたｊ
）縦続接続され、例えば転送効率の高い埋込みチャネル
ＣＣＤシフトレジスタ（以ト単にＣＣＤシフトレジスタ
と呼ぶ。）で構成され、転送用クロックパルスφ重〜ψ
Ｍおよびこれと逆位相の転送用クロックパルスφｌ−ψ
Ｍの一周期毎に、蓄積されていた光信号電荷を次段へと
順次転送し、時系列の出力を得る２相ＣＣＤシフトレジ
スタである。この転送用クロックパルスψｌ〜ψＭ、ψ
１〜ψＭは、この密着形イメージセンサの外部から入力
される連続した第１の基本クロックパルスψ、φならび
に、出力切換え用ＭＯ８Ｆ　Ｅ　Ｔスイッチ（以下、ス
イッチと呼ぶ）５２の開閉を制御する出力切換えパルス
Ｑ１〜ＱＭおよびこれと逆位相の出力切換えパルスＱｌ
−ＱＭを入力とする論理積ゲート回路５３の出力である
。

この出力切換えパルスを出力するのは、Ｄ型の７リッツ
フロップ回路５４であり、この回路５４は外部からの連
続した第２の基本クロックパルスＣとデータパルスＤに
より駆動される。フリラグフロップ回路５４からの出力
切換えパルスは、次のチックのフリ２１７０２１回路５
４のデータパルスとして利用される。

Ｎ段のＣＣＤシフトレジスタ５１の各段に、Ｎ個のトラ
ンス７アーグート５５の出力側が１対１に対応して接続
され、その入力側圧は、カラス基板等よりなる絶１噴性
基板上に形成されたＡｕ等の金属個別電極と工１゛０等
からなる透明電極ではさ捷れたアモルファスシリコン薄
膜とから成る光電変換素子５６が、ワイヤボンディング
されたボンディングバット５７を介して１対１に対応し
て接続されている。

ＣＣＤシフトレジスタ５１から出力される時系列の光信
号電荷は、フローティングゲートアンプ５８によシ、電
圧出力としてそのままの時系タリで出力され、スイッチ
５２を通して、出力線５９に出力される。

本実施例では、１テツグのＣＣＤ１動集積回路（以下単
に駆動ＩＣと呼ぶ）５０１は、Ｎ段のＣＣＤシフトレジ
スタ５１．Ｎ個のトランスファーゲート５５．７０−テ
ィングゲートアンプ５８゜スイッチ５２．７リツプフロ
ツグ回路５４および論理積ゲート回路５３から構成され
ている。駆動ｌ０５０２〜５０Ｍも同様に構成されてい
る。このＮを例えば２５６とすると、Ａ４判、１６２子
／ｍｍ、３４５６素子の密着形イメージーＬンサでは、
１４テツグの駆動ＩＣが絶縁性基板上に、光％変換素子
５６と共に実装される。

Ｍチッグ内全てのＭＸＮ個のトランスファーゲート５５
は、共通に接続され、ゲートパルスψ↑によって全て同
時にオンしてＣＣＤシフトレジスタ５１内へ、各々対応
する光電変換素子５６の光信号電荷を同時に転送する０
ＣＣＤシフトレジスタ５１内に蓄積された光信号７庇付
を光電変換諸子５６の配列に応じて時系列で読み出すた
め、寸ず駆動ＩＣ５０１のＣＣＤシフトレジスタ５１に
のみ転送用クロックパルスψｌおよびψ１ぞ印加される
。Ｎ段分の光信号電荷を時系列で出力させるＫは、この
パルスψ１およびψ１は、第１の基本クロックパルスφ
およびψ１周期で１段の転送°が行なわれる場合、Ｎ周
期繰シ返えせばよい。これで駆動ＩＣ５０１のＣＣＪ）
シフトレジスタ５１内に蓄積されていた光信号電荷ぞ時
系列で出力される。この間、例えばＣＮ４０　：３　構
成の同一チップ上のスイッチ５２のみが、出力切換えパ
ルスＱｌｌＱ１　によジオンしている。この間は他の駆
動ＩＣ５０２〜５０Ｍの転送用クロックパルスφ２〜ψ
Ｍとψ２〜ψＭおよびスイッチ５２は、オフの１にあシ
、その各々のＣＣＤシフトレジスタ５１内の光信号１ｆ
、、荷は転送されず、蓄積これたままでちる。

も４　Ｉ　Ｃ５０１のシフトレジスタ５１の出力がが読
み出された後に、駆動ＩＣ５０２のシフトレジスタ５１
に転送用クロックパルスψ２および汎が印加され、また
同一チップ上のスイッチ５２がオン状態となる。出力切
換えパルスＱ１か、この駆動ＩＣ５０２の７リップフロ
ラフ回路５４０テ９パー−として入力されるため、出力
切換えバースＱｔ　、Ｑｇが引き続き出力され、同時に
同一チップ上の論理積ゲート回路５３の出力としで得ら
れる転送用クロックパルスψ２およびψ２が（第１の基
本りＯｙクパルスφおよびψのＮ周期分）同一チップ上
のＣＣＤシフトレジスタ５１　Ｋ印７１１１され、その
結果、駆動ＩＣ５０１のシフトレジスタ５１出力に引き
続いて、時系列に駆動１ｃ５０２のＶ７）レジスタ５１
の出力が読み出される。またこの時は、他の駆動ＩＣで
は、ノリツブフロッグ回路・５４の出力つまり、出力切
換えパルスは駆動ＩＣ５０２の出力切換えパルスの逆位
相パルスであシスイッテ５２は、オフ状態であシ、従っ
て論理積ゲート回路５３の出力も、もちろん転送用クロ
ックパルスを発生しない。以下第３テツグ。

第４テッグ、・・・・・・、第Ｍテッグの駆動ＩＣ５０
において、同様の動作を行なう。従って、この缶着彫イ
メージセンサの出力０として元信号゛電荷が光゛醒変侯
系子５６の配列に応じて順次時系列で取り出きれる。ス
イッチ５２へのパルスＱｌ−ＱＭおよび（１）１〜ＱＭ
によるフィードスルー懺音は発生するが、そのレベルは
１ｍｖ程度であり、フローティングゲートアンプ５８の
出力が例えば１■性度と大縫いので問題とはならない。

スイッチ５２はＰチャネルあるいはＮチャネルＭＯ８ス
イッチでもσしつかえないが、ぞの代シに本実施例のよ
うにＣＭＯＳスイッチｒ用いれｔｆ　１　　ロ１１に述
べた様に１対の正負のパルスによる雑音のキャンセルが
できるので、一層の低樟晋化が計られる。

トランスファーゲート５５は、１ライン走食にｉ　ｙｔ
　Ｌ／かオンされないだめ、そのフィードスルー雑廿Ｎ
　ｆは％−゛Ｌみ取シ時間外に発生し、招号出力として
は、従来のＣＣＤセンサと同じ形態で由られる。例えは
Ａ４判、１６素子／ｍｍ密本形イメージー＋ｒ、７ザで
、０．５ｍ５ｅｃ／ラインでＳ／Ｎ４０ｄＢ以上がｉ」
能であり、中間調にも充分対応できる。

また、１つのスイッチ５２がオンの時、他のテップのス
イッチ５２は全てオフでめり、短絡状ｊとマにならない
ため、出力線５９に全てのスイッチ５２が接続でき、筐
着形イメージセンサの出力としては、維一本で済む。さ
らに、祁動ＩＣ５０１〜５０Ｍの各々に、出力切換えパ
ルスや伝送用クロックパルスを発生できる論理回路を内
服しているため、外部からの入力線は、一つのフリッフ
７０ッグ回路へのデータパルスＤと各す、グ共通の第１
、第２の基本クロックパルスφ、ψのみで済むため、外
部との接続の腺の信頼性が向上する０なお、同集積回路
内にカウンタ１路を内蔵することにより、纂１の基本ク
ロックパルスから、第２の基本クロックパルスを発生さ
せることも可能である。

尚本実施例を示す第５図には、集積回ドロを＆；動する
のに当然必仮な電源あるいはアースに胸する回路は省い
である。

（発明の効果） 以上詳述した様に不発明によれば、Ｃ，ＣＩ）シフトレ
ジスタを板数個駆動回路として用い、しかも各連動集イ
ル【回路毎にトランスファーゲートパルスのフィードス
ルー雑音が混入しないＣＣＤ駆動方式の採用により重速
で低り１を音を升成できる。

さらに、そのような１３Ａ動力式を達成する上での各柚
パルスを発生するための論理回路を内蔵し出力切換え用
のスイッチを具備しているので、密着形イメージセンサ
と外部との」＆続は容易で、入出力端子の増加をまねく
ことがなく、信頼性の高い密−１ｔｊ形イメージセンサ
が実現される。

【図面の簡単な説明】

第１図、第２図、第３図、第４図（ａ）は第一、第二、
第三、第四の従来例を示す回路図、第４図（ｂ）は第４
図（ａ）の動作を示すタイミング図、第５図は本発明の
実施例を示す回路図、第６図は第５図の動作を示すタイ
ミング図である。 １は走査パルス発生回路、２はＭＯ８ＦＥＴスイッチ、
３はゲート〜ドレイン間の重なり容量、４は光電変換素
子、５は電源、６は出力線、７はクロックの入力線、８
はクロック線と出力線間の寄生結合容量、２１．３１は
雑音線、２２．３２は４８号！！Ｌ　３３はダミーのキ
ャパシタ、４（１：ＣＣＤシフトレジスタ、４１はトラ
ンスファーゲート、４２はフォトダイオード、４３は出
力アンプ、５０１〜５０ＭはＣＣＤ駆動集積回路、５１
は〆ＣＣＤＣＣＤシフトレジスタは出力切換え用ＭＯ８
ＦＥＴスイッチ、５３は論理積ゲート回路、。 ５４はメフリップ７０ツブ回路、５５はトランスファー
ゲート、５６は光電変換素子、５７はポンディングパッ
ド、５８はフローティングゲートアンプ、５９は出力線
０ 代理人　弁理士　　内　原　　　−′坏’１．ニー：’
：：：ゝ−一。 茅　ｌ　図 ＄　２　図 峯　３　　図 ＄　４　図 第　ｔ　図 ψアーー丁トーーーーーーーーーー−−−「−φ財１＝
１−岨冊−ｍ−・−ヱー旧−馴燗ｐ］−−−−−−−一
ト

Claims (1)

【特許請求の範囲】
1. 複数個からなる光電変換素子列と、該光電変換素子列の
   各素子に１対１に対応し該光電変換素子列で発生した光
   信号電荷を転送するためのトランスファーゲート、転送
   されてきた前記光信号電荷を時系列で出力するＮ段のＣ
   ＣＤシフトレジスタ、該ＣＣＤシフトレジスタの出力を
   増幅する出力アンプ、該出力アンプの後段に設けたスイ
   ッチング回路、該スイッチング回路を開閉する制御パル
   スを発生する論理回路、連続したクロックパルスと前記
   論理回路の出力との論理積の出力を、前記ＣＣＤシフト
   レジスタを駆動する制御パルスとする論理積ゲート回路
   を半導体基板上に少なくとも備えてなる複数個の駆動集
   積回路と、該駆動集積回路のスイッチング回路からの出
   力を共通に接続した出力線と、前記複数個の駆動集積回
   路へ前記連続したクロックパルスを供給する入力線とを
   絶縁性基板上に備えたことを特徴とする密着形イメージ
   センサ。