JPH06204151A

JPH06204151A - 半導体デバイス及びその製造方法

Info

Publication number: JPH06204151A
Application number: JP3044120A
Authority: JP
Inventors: Joel P Desouza; ジョエル・ペレアラ・デスーザ; James H Greiner; ジェイムズ・ヘンリー・グライナ; Devendra K Sadana; デヴェンドラ・クマール・サダナ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-03-02
Filing date: 1991-02-18
Publication date: 1994-07-22
Anticipated expiration: 2010-10-18
Also published as: EP0444465A2; JPH0797560B2; EP0444465A3

Abstract

(57)【要約】【目的】ＩＩＩ−Ｖ族化合物にシリコンをドープする方
法を提供する。【構成】ＩＩＩ−Ｖ族化合物基板の表面にシリコン層を
付着し、シリコンが基板に拡散するのに充分な温度と酸
化雰囲気にて、このシリコンをキャップした基板を熱酸
化することにより、ＩＩＩ−Ｖ族化合物基板の表面にシ
リコン層が形成される。【効果】イオン打ち込みによる損傷が避けられ、ＩＩＩ
−Ｖ化合物内の浅いｎドーピングを制御する、簡易かつ
強力な方法が得られ、ＳｉＯ２キャップ層を形成する
必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリコンを用いたＩ
ＩＩ−Ｖ族化合物半導体のドーピングに関し、特にシリ
コン・キャップ層の熱酸化によるシリコン拡散法に関す
る。

【０００２】

【従来の技術】ガリウムひ素などのＩＩＩ−Ｖ族化合物
から作られるデバイスの製造では、ドーパント素子のイ
オン打ち込みによってドーピングが行われる。半導体物
質の各層のドーピング・プロファイルを制御して浅い接
合を得るのは、一般には、シリコンなどのドーパント
を、所望の電気特性をデバイスに与えるために必要な所
定の深さまで打ち込むことによって行われる。イオンの
打ち込みに続いて、打ち込まれたイオンによる損傷をな
くすために、半導体物質のアニール処理が必要になる。
しかし、イオン打ち込みで生じた損傷によって、ＩＩＩ
−Ｖ族化合物の電気的な活性化とキャリア移動度が制限
される。また、活性化効率は、打ち込まれたイオン量が
多くなると低下するのが通常である。

【０００３】ＩＩＩ−Ｖ族化合物にシリコンを拡散させ
る方法は、イオン打ち込みに代わる方法として注目され
ている。Greiner らによるAppl ．Phys ．Lett ．44(8)
1984 では、高速熱処理によってガリウムひ素にシリコ
ンを拡散させる方法が提示されている。このプロセスに
は、電子ビームによるシリコン層の形成と、これに続く
化学的プラズマ気相成長法による２酸化シリコン層の形
成が含まれる。拡散は、この後、酸化物をキャップした
シリコンを高速熱アニール装置でアニール処理すること
によって行われ、シート抵抗は、単位面積当たりわずか
５０オームほどに、最大電子密度は５−６×１０１８−
ｃｍ−３になる。キャップしていないシリコン層のアニ
ール処理では、測定できるような拡散は得られていな
い。シリコンの被着と２酸化シリコン・キャップ層の形
成で異なるプロセスを適用する場合には、製造が困難に
なり、デバイス特性の劣化も起こり得る。

【０００４】

【発明が解決しようとする課題】この発明のシリコン拡
散プロセスでは、イオン打ち込みによる損傷が避けら
れ、ＩＩＩ−Ｖ族化合物における浅いｎドーピングを制
御性よく実現する、簡易かつ強力な方法が得られる。Ｓ
ｉＯ２キャップ層を形成する必要がなくなる。

【０００５】

【課題を解決するための手段】この発明は、ＩＩＩ−Ｖ
族物質に被着したシリコン層の熱酸化により、ＩＩＩ−
Ｖ族化合物半導体のシリコン・ドーピングを行う方法を
対象としている。シリコンをキャップしたＩＩＩ−Ｖ族
基板を酸化すると、シリコンが下層のＩＩＩ−Ｖ族物質
に拡散し、同時にＧａとおそらくはＡｓも基板から拡散
する。またＩＩＩ−Ｖ族基板に拡散したシリコンは、同
時に、熱酸化プロセスによって活性化される。さらに、
酸化雰囲気からの小量のＯ２がＳｉ層に拡散する。この
Ｓｉ層を表面のシリコンと結合させることで、非常に薄
い２酸化シリコンの上層を形成することができる。シリ
コン層の熱酸化により、拡散したＳｉの電気的活性度が
増し、浅いドーピング領域のシート抵抗が減少する。シ
ート抵抗とシリコン拡散の深さは、シリコン層の厚みと
酸化条件で制御される。熱酸化はシリコン被着とともに
その場で行ってもよい。これにより、製造プロセスを大
幅に簡素化できる。したがって、最初には、ＩＩＩ−Ｖ
族化合物基板へのシリコン拡散は、従来の技術でいわれ
るようにＳｉＯ２キャップ層を形成することなく、制御
性の高いプロセスによって実現できる。

【０００６】この発明の方法の第２実施例では、後続ス
テップであるシリコン・キャップＩＩＩ−Ｖ族半導体基
板のアニール処理が行われて、拡散したシリコンがさら
に活性化される。このアニール処理では、ドーピング領
域の抵抗率が、熱酸化ステップで得られた値よりも２倍
以上低下する。この実施例では、シリコンをドープした
ガリウムひ素領域は、約０．２μｍ以下の浅い拡散で
は、シート抵抗が単位面積当たり約２５オーム以上、電
子ドーピング濃度が約１×１０１８ないし１×１０１９
ｃｍ−３の範囲である。

【０００７】この発明の方法は、シリコンをドープした
領域が少なくとも１つで、約０．２μｍ以下の深さでシ
ート抵抗が単位面積当たり５０オーム未満、電子ドーピ
ング濃度が６×１０１８ｃｍ−３を超えるＩＩＩ−Ｖ族
化合物基板に半導体デバイスを作製するのに適用でき
る。たとえばソースとドレインの領域がチャネル領域に
よって分離され、すべて本発明の拡散プロセスによって
ｎドープされた、ガリウムひ素基板のＭＥＳＦＥＴ（シ
ョットキー障壁ゲート電界効果トランジスタ）が形成で
きる。シリコン拡散プロセスの前にＭＥＳＦＥＴゲート
を形成することによって、ソースとドレインの自己整合
領域を容易に形成できる。ソース／ドレイン領域とのコ
ンタクトは、シリコン層を化学的に洗浄し、シリコンに
金属を被着した後、低温アニール処理を施すことによっ
て形成できる。これにより、シリコンをドープした下層
の領域に抵抗率の低いコンタクトが設けられる。

【０００８】さらに、Ｓｉの厚みは、従来技術のように
１００ないし２００（オングストローム）に制限され
ることはなく、２，０００以上にもできる。

【０００９】

【実施例】この発明は、ガリウムひ素などのＩＩＩ−Ｖ
族化合物半導体基板にシリコンをドーピングする方法を
対象にしている。ガリウムひ素基板は、本発明の方法に
従って、デポジション・チャンバにロードされ、シリコ
ン層が基板に形成される。図１は、こうして得られ、シ
リコン層１２をキャップしたＩＩＩ−Ｖ族化合物半導体
基板１０の構造を示す。シリコン層は、分子線エピタキ
シ、化学的気相成長法（ＣＶＤ）、電子ビーム蒸着、ス
パッタリングなどで形成できる。シリコン・キャップ層
の厚みは、シリコン拡散の深さを制御するするために用
いられる要因の１つである。所望の状態によるが、シリ
コン層は、約１００ないし２０００以上の厚みに形成で
きる。

【００１０】シリコン層１２の形成後、シリコン・キャ
ップ層は、温度約５００ないし１１００℃の範囲で熱酸
化される。シリコンの熱酸化により、シリコンが基板１
０に拡散し、拡散領域１４が形成される。この熱酸化ス
テップでは、シリコン拡散が、下層のＩＩＩ−Ｖ族基板
に及ぶと同時に、拡散したシリコンの電気的活性化が促
進される。このプロセスの間、ガリウムとひ素はシリコ
ン・キャップ層にまで拡散し、その量は、ガリウムひ素
に拡散するシリコンの量に等しいかより大きい。また小
量のＯ２がシリコン層に拡散する。酸素をシリコン・
キャップ層に拡散させれば、非常に薄い２酸化シリコン
層（モノレイヤ数層のオーダ、図示なし）をキャップ層
１２の表面に形成することもできる。形成されるＳｉＯ
２層は、本発明の方法によるシリコンの拡散には重要
でないと言える。したがって、従来の技術でいわれるこ
ととは対称的に、この発明の方法では、シリコンを拡散
させるためにシリコン層をＳｉＯ２でキャップする必
要はない。

【００１１】これに代わる図１（Ｃ）の例では、熱酸化
の前に、基板１０とシリコン層１２との間に窒化シリコ
ンまたは酸化アルミニウムの拡散バリヤ層１８が挟まれ
る。バリヤ層１８は通常約１００ないし２００の範囲
である。バリヤ層１８は、ガリウム、ひ素、その他のＩ
ＩＩ族、Ｖ族の元素が熱酸化ステップの間にシリコン層
にまで拡散するのを防ぐように働く。図１（Ｄ）に示し
た例では、酸化の前に、被着シリコンにリン、ひ素、ボ
ロンなどのドーピングが加わる。ドーパントは、後の熱
酸化ステップで得られる基板へのシリコンのドーピング
（通常は高濃度）を加速する。

【００１２】熱酸化は、従来の炉を用いたプロセスまた
は高速熱酸化（ＲＴＯ）プロセスによって行える。炉を
用いたプロセスとＲＴＯプロセスの違いは、炉を用いた
プロセスでは温度が８５０゜以下に限られるのに対し
て、ＲＴＯプロセスでは、１０００℃以上の温度が得ら
れる。酸化雰囲気は純粋酸素、乾燥空気、スチーム、希
釈した酸化雰囲気などでよい。希釈酸化雰囲気は、酸素
がアルゴン中２００ｐｐｍ以上でよい。ある種のアプリ
ケーションでは、純粋なＯ２雰囲気よりも希釈酸化雰囲
気中での高速熱酸化プロセスの方が望ましいと思われ
る。希釈ＲＴＯプロセスの場合は、ドーピング・プロセ
スの間、基板のキャップされていない表面には不都合な
酸化や、基板上の各種の金属、ケイ化物が少なくなるか
らである。

【００１３】後のアニール処理ステップでは、熱酸化さ
れたサンプルに対して、不活性雰囲気中、約６００ない
し１１００℃のアニール処理が行われる。後続のアニー
ル処理ステップは、その場で、熱酸化ステップとともに
行ってもよい。アニール処理では、ＩＩＩ−Ｖ族化合物
内で拡散したシリコンがさらに活性化され、拡散領域の
抵抗率は、熱酸化ステップでシリコンが注入されたとき
の値よりも下がる。シート抵抗と拡散深さは、シリコン
の厚みと酸化条件を制御するほかに、アニール条件を制
御することによって制御できる。

【００１４】例１反応チャンバにガリウムひ素基板を置き、電子ビーム蒸
着法によってシリコン層を形成した。２つのサンプルを
作製した。１つは厚み５００Åのシリコン・キャップ
層、１つは厚み１６００Åのシリコン・キャップ層であ
る。この後、従来の炉を用いた酸化法によってサンプル
を酸化し、ガリウムひ素にシリコンを拡散させた。５０
０Åのシリコン・キャップ層を持つサンプルでは、２５
分間、８００℃で酸化を行った。１６００Åのシリコン
・キャップ層を持つサンプルについては、１５分間、８
２５℃で酸化を行った。表１に、この２つのサンプルの
電気特性データを示す。

【００１５】

【表１】

【００１６】図２は、２次イオン質量分析法（ＳＩＭ
Ｓ）によって得られた、サンプルａ、ｂについてのシリ
コン原子濃度と拡散シリコンの深さを示す。０．２μｍ
以内のシリコン原子濃度は、図２からわかるとおり、サ
ンプルａでは約１ × １０１７ｃｍ−３ないし１×１
０１９ｃｍ−３以上の範囲であった。サンプルｂの０．
２μｍ以内の原子濃度は約５×１０１８ｃｍ−３ないし
１×１０１９ｃｍ−３以上の範囲であった。表１に示す
ように、サンプルａの約２，０００Åの浅い拡散領域を
みると、シート抵抗は単位面積当たり２００Ω未満であ
る。

【００１７】例２例１と同じように、ガリウムひ素基板にシリコン・キャ
ップ層を形成した。次にシリコン・キャップ層に対して
高速熱酸化（ＲＴＯ）を行い、シリコンをガリウムひ素
に拡散させた。３つのサンプルはシリコン・キャップ厚
みを５００Åに、１つのサンプルはシリコン・キャップ
厚みを１６００Åにして形成した。アルゴン中Ｏ２が
１０００ｐｐｍの希釈酸素雰囲気にて各サンプルを酸化
した。それから各サンプルを、高速熱アニール（ＲＴ
Ａ）法によって次のアニール処理にかけた。

【００１８】図３は、最初にＲＴＯ、次にＲＴＡを行っ
たサンプルのＳＩＭＳプロファイルを示す。カーブｃは
６０秒、８５０℃のＲＴＯを、カーブｄは、３０秒、８
５０℃で行われたＲＴＡによる次のアニール処理を示
す。表２に、シリコン・キャップ厚み、温度、及び時間
ごとの電気特性データを示す。

【００１９】

【表２】

【００２０】表２の第１行からわかるように、ＲＴＯに
よって、シリコンがドープされた領域は厚みが１８００
Å、シート抵抗が単位面積当たり１８４Ωに、後続のＲ
ＴＡでは、深さが２２００Å、シート抵抗が単位面積当
たり５１Ωになっている。つまり、先に述べたシート抵
抗の減少は、アニール処理を追加することによって得ら
れた。データから、シート抵抗は、シリコン・キャップ
相違の厚みによるが、単位面積当たり約３０Ω以上低下
することがわかる。図３に示すとおり、シリコン原子濃
度は、後のアニール処理ステップの後でも、０．２２μ
ｍ内で１ ×１０１７ｃｍ−３ないし５×１０１９ｃｍ
−３となった。また、ドーピング効率は、基板を後のア
ニール処理ステップにかけることによって、約２倍から
３．５倍までの割合で大幅に増加した。したがって、熱
酸化と後続のアニール処理を含む本発明の実施例によれ
ば、抵抗率が単位面積当たり約５０Ω以下、ドーピング
濃度が約１０１９ｃｍ−３の、ガリウムひ素にシリコン
をドープした領域が得られる。これらの値は従来の方法
では得られなかったものである。

【００２１】酸化条件も、シリコン拡散深さを決める大
きな要因である。酸化条件としては、酸素雰囲気、酸素
量、温度、及びプロセス時間がある。シリコン層の厚み
と酸化条件を制御することによって、シート抵抗と拡散
深さを制御することができる。この発明では、被着した
シリコンの厚みと酸化条件によるが、ＩＩＩ−Ｖ族基板
に拡散するシリコン領域を、厚み約１００ないし２００
０Å以上とすることが可能である。

【００２２】図４、図５、図６は、シリコン原子濃度と
シリコン拡散深さの対比から、この発明のシリコン・ド
ーピング法で可能な制御方法を示す。図４は、Ｓｉ原子
濃度と拡散深さの対比から、ＲＴＯ雰囲気中の酸素量を
変えることによってＳｉ拡散深さ及びその濃度を制御す
る様子をあらわす。ＲＴＯはいずれも、５００Å厚のＳ
ｉキャップを用いて、６０秒間、８５０℃で行った。各
カーブは、ＲＴＯステップで酸素濃度を２００ｐｐｍ、
４００ｐｐｍ、７００ｐｐｍ、１０００ｐｐｍ、及び４
０００ｐｐｍと変化させた場合の濃度と深さの違いを示
す。また酸素を使わずにシリコン・キャップ基板のアニ
ール処理を行ったカーブも示したが、この場合は、目立
ったシリコン・ドーピングは生じなかった。シリコン濃
度が約１０１８ｃｍ−３では、シリコン拡散深さは、２
００ｐｐｍＯ２では約７５０Å、４０００ｐｐｍ
Ｏ２では約１４００Åと増加したことがわかる。同様
に、シリコン深さが約１０００Åでは、シリコン濃度
は、２００ｐｐｍＯ２では約７×１０１７ｃｍ−
３、４０００ｐｐｍＯ２では約２×１０１９ｃｍ−
３と増加した。

【００２３】図５は、Ｓｉ原子濃度と拡散深さの対比か
ら、ＲＴＯの間に、Ｓｉキャップを５００Å、酸素量を
１０００ｐｐｍとして９５０℃で拡散時間を変えること
によって、Ｓｉ拡散深さ及び濃度を制御する様子をあら
わす。時間は１０、２０、６０秒と変化させた。図６
は、Ｓｉ原子濃度と拡散深さのカーブから、Ｓｉキャッ
プを１６００Å、酸素量を１０００ｐｐｍとして１００
０℃で拡散時間を変えることによって、Ｓｉ拡散深さ及
び濃度を制御するする様子をあらわす。時間は５、１
０、３０秒と変化させた。図４、５、６からわかるよう
に、この発明では、ＩＩＩ−Ｖ族化合物のシリコン・ド
ーピングで、深さと濃度が広範囲に制御される。

【００２４】ＩＩＩ−Ｖ族化合物にシリコンをドープす
るこの発明の方法は、各種の半導体デバイスの製造に有
益であろう。ＩＩＩ−Ｖ族元素を用いた一般的なデバイ
スとして、ショットキー障壁ゲート電界効果トランジス
タ（ＭＥＳＦＥＴ）がある。ここで述べたシリコン・ド
ーピング法は、ＭＥＳＦＥＴのチャネル領域を形成する
のに適用できる。ソースとドレインの領域はイオン打ち
込みなど他の方法で形成される。このほか、本発明の方
法をソース／ドレイン領域の形成に適用し、チャネルは
他の方法で形成してもよい。また、ソース、ドレイン、
チャネルの３つの領域をすべて本発明の方法によって形
成することも可能である。そしてシリコン・ドーピング
・プロセスは、エンハンスメント・モードやデプリーシ
ョン・モードのデバイスを形成するのに利用できる。

【００２５】図７は、この発明のプロセスによってソー
ス、ドレイン、チャネルの各領域が形成されるＭＥＳＦ
ＥＴの形成方法を示す。図７（Ａ）に示した第１ステッ
プでは、上述の本発明の方法に従って、ＩＩＩ−Ｖ族基
板２１に非常に浅い拡散層２０が形成される。層２０の
各部は、ＭＥＳＦＥＴのチャネル領域として機能する。
次に、反応性イオン・エッチングによってシリコン・キ
ャップ層２２が除去され、図７（Ｂ）に示した金属ゲー
ト２４が従来のフォトリソグラフィや選択的被着などの
方法で形成される。ゲートは、超硬合金など適当な物質
でよく、絶縁側壁の有無にかかわらず形成できる。次
に、基板２２、ゲート２４上に共形のシリコン層２６が
形成される。ゲート物質によるが、ゲートとＳｉキャッ
プの間には、ＲＴＯを行う際にキャップとゲートとの不
都合な反応を防ぐために、ＳｉＯ２などの薄い誘電層が
必要になることがある。

【００２６】この後、図７（Ｃ）に示すとおり、この発
明に従ってウェハが第２の熱酸化ステップにかけられ、
基板２１のゲート相互間にシリコン拡散領域３０が形成
される。次に、化学的にまたは反応性イオン・エッチン
グによってシリコン層２６が除去される。後者の場合、
図７（Ｄ）に示したように、シリコン・ゲート側壁３２
が形成される。こうしてソースとドレインの自己整合領
域３０が形成される。

【００２７】次にソース／ドレイン領域３０にオーミッ
ク・コンタクトが形成されてＭＥＳＦＥＴが完成する。
オーミック・コンタクトは、ある場合には、シリコン・
キャップ層を除去する前に形成される。この例では、ゲ
ート層２４の上のシリコン層が選択的に除去される。ゲ
ート相互間のシリコンには、ニッケル、コバルト、チタ
ンなど他の適当な金属が被着される。この後、シリコン
／金属の２層が低温アニール処理にかけられ、下層のソ
ース／ドレイン領域に抵抗率の低いコンタクトが設けら
れる。オーミック・コンタクトを形成するこの方法は、
シリコンが、酸化の前にひ素やリンとともにドープされ
る部分で効果が高い。

【００２８】このほかの例では、ソース、ドレイン、チ
ャネルの各領域が、１回の酸化ステップで拡散される。
図８（Ａ）では、ＩＩＩ−Ｖ族化合物の基板４０と、酸
窒化シリコンなどの適当な誘電パッド４２が、従来のマ
スク法やエッチング法で基板上に形成される。パッドを
形成する物質は、シリコンの拡散を妨げるバリヤとなる
ものではなく、その物質を介したシリコンの拡散を抑え
るものでなくてはならない。次に、基板と酸窒化シリコ
ン・パッド上にシリコン層４４が形成される。ここで基
板が熱酸化ステップにかけられると、シリコンが基板に
拡散して、図８（Ｂ）に示すように、ソースとドレイン
の領域４６及びチャネル領域４８が形成される。パッド
４２の上のシリコンは、パッドを介して拡散させる必要
がある。これにより、ソース／ドレイン領域に対して、
シリコンから直接拡散した非常に浅いチャネル領域が得
られる。図８（Ｃ）に示すように、シリコン層４４が除
去されると、ソース／ドレイン領域４６にオーミック・
コンタクト５２が形成され、整合許容差を詰めるアドバ
ンスド・フォトリソグラフィ法によってゲート領域５２
が形成される。

【００２９】この発明では、ＩＩＩ−Ｖ族基板にシリコ
ン・キャップ層を形成し、次に熱酸化処理を施すことに
よって、ＩＩＩ−Ｖ族化合物内の浅いシリコン・ドーピ
ングを制御する、簡易かつ強力な方法が得られる。後の
アニール処理では、ドープ領域の電気特性が向上する。
２０００Å以下の浅い領域では、約１０１９ｃｍ−３の
高い電子濃度と、単位面積当たり５０Ω未満の低い抵抗
率となる。

【００３０】

【発明の効果】この発明のシリコン拡散プロセスによれ
ば、イオン打ち込みによる損傷が避けられ、ＩＩＩ−Ｖ
化合物内の浅いｎドーピングを制御する、簡易かつ強力
な方法が得られ、ＳｉＯ２キャップ層を形成する必要が
なくなる。

【図面の簡単な説明】

【図１】本発明の方法に従ってシリコンをドープした領
域を作製するステップを示す断面図である。

【図２】炉内熱酸化の場合のＳｉ原子濃度とＳｉ拡散深
さを示す図である。

【図３】本発明の方法の第２実施例に従って酸化及び酸
化と後続のアニール処理を行った場合のＳｉ原子濃度と
Ｓｉ拡散深さを示す図である。

【図４】Ｓｉ原子濃度とＳｉ拡散深さを示し、ＲＴＯ雰
囲気中の酸素量を変えることによってＳｉ拡散深さとそ
の濃度を制御する様子をあらわす図である。

【図５】Ｓｉ原子濃度とＳｉ拡散深さを示し、ＲＴＯの
間にＳｉキャップ５００Å、酸素量１０００ｐｐｍのと
き、９５０℃で拡散時間を変えることによって、Ｓｉ拡
散深さと濃度を制御する様子をあらわすす図である。

【図６】Ｓｉ原子濃度とＳｉ拡散深さを示し、ＲＴＯの
間にＳｉキャップ１６００Å、酸素量１０００ｐｐｍの
とき、１００００℃で拡散時間を変えることによって、
Ｓｉ拡散深さと濃度を制御する様子をあらわす図であ
る。

【図７】本発明の方法に従ってＭＦＳＦＥＴを作製する
ステップを示す図である。

【図８】本発明の方法の第２実施例に従って半導体デバ
イスを作製するステップを示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェイムズ・ヘンリー・グライナアメリカ合衆国ニューヨーク州、ミルウッド、シグルハウス・ロード 22番地 (72)発明者デヴェンドラ・クマール・サダナアメリカ合衆国ニューヨーク州、プレザントヴィル、スカイ・トップ・ドライブ 90 番地

Claims

【特許請求の範囲】

【請求項１】ＩＩＩ−Ｖ族化合物の半導体基板にシリコ
ン層を形成するステップと、上記基板の少なくとも一部分にシリコンが拡散するよう
に、上記シリコン層を熱酸化するステップとを含む、半導体デバイス作製方法。
【請求項２】請求項１に記載の方法であって、シリコン
形成ステップと熱酸化ステップがその場で行われる、半導体デバイス作製方法。
【請求項３】請求項１に記載の方法であって、シリコン
を約１００（オングストローム）以上の厚みにまで被
着する、半導体デバイス作製方法。
【請求項４】請求項１に記載の方法であって、熱酸化ス
テップが、純粋なＯ２、乾燥空気、スチーム、及び希釈
したＯ２のいずれかの不活性キャリヤ・ガス雰囲気中で
行われる、半導体デバイス作製方法。
【請求項５】請求項１に記載の方法であって、熱酸化ス
テップが、約５００ないし１１００℃の範囲の温度で行
われる、半導体デバイス作製方法。
【請求項６】請求項１に記載の方法であって、シリコン
を約２００以上の厚みにまで基板に拡散する、半導体デバイス作製方法。
【請求項７】請求項１に記載の方法であって、熱酸化ス
テップが、酸素雰囲気、該雰囲気の酸素量、温度、該ス
テップの時間を含めた酸化条件下で行われ、シリコンの
厚み及び該条件の１つ以上を制御することによって、拡
散シリコンのシート抵抗と深さを制御するステップを含
む、半導体デバイス作製方法。
【請求項８】請求項４に記載の方法であって、酸化ステ
ップが炉内で行われる、半導体デバイス作製方法。
【請求項９】請求項４に記載の方法であって、酸化ステ
ップが高速熱酸化によって行われる、半導体デバイス作製方法。
【請求項１０】請求項１に記載の方法であって、シリコ
ンが、最大約１×１０１９ｃｍ−３まで変化する電子濃
度で拡散される、半導体デバイス作製方法。
【請求項１１】請求項４に記載の方法であって、酸化雰
囲気が、酸素濃度約２００ｐｐｍ以上の、Ａｒに希釈し
たＯ２である、半導体デバイス作製方法。
【請求項１２】請求項１に記載の方法であって、シリコ
ンが拡散した基板の少なくとも一部分のシート抵抗が、
熱酸化ステップ後の当該部分のシート抵抗よりも低くな
るように、熱酸化ステップに続いて基板をアニール処理
するステップを含む、半導体デバイス作製方法。
【請求項１３】請求項１２に記載の方法であって、シリ
コンが拡散した基板の少なくとも一部分におけるシート
抵抗が５０Ω／□未満である、半導体デバイス作製方法。
【請求項１４】請求項１２に記載の方法であって、アニ
ール処理ステップが高速熱酸化によって行われる、半導体デバイス作製方法。
【請求項１５】請求項１４に記載の方法であって、アニ
ール処理ステップが、約６００℃以上の温度の不活性雰
囲気中で行われる、半導体デバイス作製方法。
【請求項１６】請求項１２に記載の方法であって、熱酸
化ステップとアニール処理ステップがその場で行われ
る、半導体デバイス作製方法。
【請求項１７】請求項１２に記載の方法であって、シリ
コン層形成ステップ、熱酸化ステップ、及びアニール処
理ステップがその場で行われる、半導体デバイス作製方法。
【請求項１８】請求項１２に記載の方法であって、シリ
コンを約１００以上の厚みにまで被着する、半導体デバイス作製方法。
【請求項１９】請求項１２に記載の方法であって、熱酸
化ステップが、純粋なＯ２、乾燥空気、スチーム、希釈
したＯ２のいずれかの不活性キャリヤ・ガス雰囲気中で
行われる、半導体デバイス作製方法。
【請求項２０】請求項１９に記載の方法であって、熱酸
化ステップが、約５００ないし１１００℃の範囲の温度
で行われる、半導体デバイス作製方法。
【請求項２１】請求項２０に記載の方法であって、シリ
コンを約２００以上の厚みにまで基板に拡散する、半導体デバイス作製方法。
【請求項２２】請求項１２に記載の方法であって、シリ
コンが拡散した基板の少なくとも一部分におけるシート
抵抗が２５Ω／□以下である、半導体デバイス作製方法。
【請求項２３】請求項１２に記載の方法であって、熱酸
化ステップが、酸素雰囲気、該雰囲気の酸素量、温度、
該ステップの時間を含めた酸化条件下で行われ、アニー
ル処理ステップが、雰囲気、温度、時間を含めたアニー
ル処理条件下で行われ、シリコンの厚み、該酸化条件、
及び該アニール処理条件を制御することによって、拡散
シリコンのシート抵抗と深さを制御するステップを含
む、半導体デバイス作製方法。
【請求項２４】請求項２２に記載の方法であって、シリ
コンが、約１×１０１９ｃｍ−３の電子濃度で拡散され
る、半導体デバイス作製方法。
【請求項２５】請求項１に記載の方法であって、シリコ
ン層を形成する前にＩＩＩ−Ｖ族化合物基板にバリヤ層
を形成するステップを含む、半導体デバイス作製方法。
【請求項２６】請求項２５に記載の方法であって、バリ
ヤ層が窒化シリコンと酸化アルミニウムのいずれかより
成る、半導体デバイス作製方法。
【請求項２７】請求項１に記載の方法であって、熱酸化
ステップの前にシリコンのドーピング・ステップを含
む、半導体デバイス作製方法。
【請求項２８】請求項２７に記載の方法であって、シリ
コン層が、リン、ひ素、ボロンのいずれかでドープされ
る、半導体デバイス作製方法。
【請求項２９】請求項１に記載の方法であって、シリコ
ンが拡散した基板の少なくとも一部分に抵抗率の低いコ
ンタクトを設けるために、酸化層を除去し、シリコン層
に金属層を被着し、該シリコン層と該金属層のアニール
処理を行うことによって、当該部分にオーミック・コン
タクトを形成するステップを含む、半導体デバイス作製方法。
【請求項３０】ＩＩＩ−Ｖ族化合物の半導体基板表面に
第１シリコン層を形成するステップと、浅い拡散チャネル領域を形成する温度と酸化条件によ
り、上記基板の少なくとも一部分にシリコンが拡散する
ように、上記第１シリコン層を熱酸化するステップと、上記シリコン層を除去するステップと、上記基板に少なくとも１つの金属ゲートを被着するステ
ップと、上記基板と上記少なくとも１つの金属ゲートに第２シリ
コン層を形成するステップと、拡散シリコンのソースとドレインの領域を形成する温度
と酸化条件により、上記少なくとも１つの金属ゲートに
隣接する上記基板にシリコンが拡散するように、上記第
２シリコン層を熱酸化するステップと、上記第２シリコン層を除去するステップとを含む、ＭＥＳＦＥＴ形成方法。
【請求項３１】請求項３０に記載の方法であって、ソー
スとドレインの領域にオーミック・コンタクトを形成す
るステップを含む、ＭＥＳＦＥＴ形成方法。
【請求項３２】請求項３１に記載の方法であって、基板
がＧａＡｓである、ＭＥＳＦＥＴ形成方法。
【請求項３３】ＩＩＩ−Ｖ族化合物の半導体基板表面に
少なくとも１つの酸窒化シリコン・パッドを形成するス
テップと、上記基板と上記パッドの表面に共形のシリコン層を形成
するステップと、上記少なくとも１つのパッド及び該パッドに隣接するソ
ースとドレインの領域の下にチャネル領域を形成する温
度と酸化条件により、上記基板にシリコンが拡散するよ
うに、上記シリコン層を熱酸化するステップと、上記シリコン層と上記少なくとも１つのパッド層とを除
去するステップと、上記チャネル領域の上の基板上にゲート領域を被着する
ステップと、上記ソースとドレインの領域にオーミック・コンタクト
を形成するステップとを含む、ＭＥＳＦＥＴ形成方法。
【請求項３４】シリコンをドープした少なくとも１つの
領域のシート抵抗が５０Ω／□、電子濃度が６×１０１
８ｃｍ−３、深さが約０．２μｍ以下の、ＩＩＩ−Ｖ族
化合物半導体基板より成る半導体デバイス。
【請求項３５】基板がＧａＡｓである、請求項３４に記
載の半導体デバイス。
【請求項３６】請求項３５に記載の半導体デバイスであ
って、シリコンをドープした少なくとも１つの領域につ
ながるコンタクトを含み、該コンタクトが、該領域上に
形成されたシリコン層と、該シリコン上に形成された金
属層とを含む、半導体デバイス。
【請求項３７】ガリウムひ素の基板から成り、ソースと
ドレインの領域が、該基板内でチャネル領域と分離して
おり、該ソース、ドレイン、及びチャネルの各領域がシ
リコンでｎドープされ、シート抵抗が５０Ω／□未満、
電子濃度が約１×１０１９ｃｍ−３であって、該チャネ
ル領域の上の該基板上に金属ゲート電極が形成され、該
ソース領域に第１コンタクトがつながり、該ドレイン領
域に第２コンタクトがつながる、ＭＥＳＦＥＴ。