JPH06204476A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204476A JPH06204476A JP50A JP45293A JPH06204476A JP H06204476 A JPH06204476 A JP H06204476A JP 50 A JP50 A JP 50A JP 45293 A JP45293 A JP 45293A JP H06204476 A JPH06204476 A JP H06204476A
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- JP
- Japan
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- diffusion layer
- conductivity type
- concentration
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 第１導電型半導体基板に、第２導電型第１拡
散層が形成されており、さらに第２導電型第１拡散層内
に第１導電型ドレイン・ソース拡散層と、該第１導電型
ドレイン・ソース拡散層の一方と接合された第１導電型
ドリフト層が形成されている半導体装置であって、前記
第２導電型第１拡散層の濃度が前記第１導電型ドリフト
層近傍において部分的に低濃度となっている半導体装
置。 【効果】 ドリフト層と第１拡散層との間に発生する電
界が緩和されて逆耐圧を上昇させることができる。ま
た、第１拡散層の濃度を部分的に低濃度とすることによ
り、低濃度領域以外の第１拡散層の濃度を高濃度にする
ことできるので、ソース・ドレイン間のパンチスルーを
抑制し、ゲート長を小さくして半導体装置の微細化に好
適となる。さらに、低電圧動作のトランジスタを同一基
板上に形成する場合にも、第１拡散層（タブ）を同時に
形成することができる。
散層が形成されており、さらに第２導電型第１拡散層内
に第１導電型ドレイン・ソース拡散層と、該第１導電型
ドレイン・ソース拡散層の一方と接合された第１導電型
ドリフト層が形成されている半導体装置であって、前記
第２導電型第１拡散層の濃度が前記第１導電型ドリフト
層近傍において部分的に低濃度となっている半導体装
置。 【効果】 ドリフト層と第１拡散層との間に発生する電
界が緩和されて逆耐圧を上昇させることができる。ま
た、第１拡散層の濃度を部分的に低濃度とすることによ
り、低濃度領域以外の第１拡散層の濃度を高濃度にする
ことできるので、ソース・ドレイン間のパンチスルーを
抑制し、ゲート長を小さくして半導体装置の微細化に好
適となる。さらに、低電圧動作のトランジスタを同一基
板上に形成する場合にも、第１拡散層（タブ）を同時に
形成することができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、よ
り詳しくは高耐圧ＭＯＳトランジスタを含んでなる半導
体装置に関する。
り詳しくは高耐圧ＭＯＳトランジスタを含んでなる半導
体装置に関する。
【０００２】
【従来の技術】従来の半導体装置として、半導体基板内
に、半導体基板の導電型とは異なる導電型のタブが形成
されており、さらにそのタブ内に半導体基板と同じ型の
ドリフト層が形成されているものがある。このような半
導体装置の例として、ｐ型の高耐圧ＭＯＳトランジスタ
について図６に示す。
に、半導体基板の導電型とは異なる導電型のタブが形成
されており、さらにそのタブ内に半導体基板と同じ型の
ドリフト層が形成されているものがある。このような半
導体装置の例として、ｐ型の高耐圧ＭＯＳトランジスタ
について図６に示す。
【０００３】図６は半導体装置の概要構成を示してい
る。すなわち、半導体基板としてｐ型のシリコン基板１
が用いられている。このシリコン基板１上にはＳｉＯ2
からなる選択酸化膜１１を形成することにより、活性領
域が確保されている。この活性領域上にはＳｉＯ2 から
なるゲート酸化膜１３が形成され、ゲート酸化膜１３上
にはさらにポリシリコンからなるゲート電極１４が形成
されている。また、シリコン基板１内には、ｎ- 型拡散
層であるタブ３５が形成されており、このタブ３５内で
あって選択酸化膜１１下方にはｐ型不純物拡散層である
ドリフト層１２が形成されている。さらに、シリコン基
板１表面であって、タブ３５内にはソース／ドレイン領
域１５、１６がそれぞれ形成されており、ドレイン領域
１６はドリフト層１２と接合するように形成されてい
る。タブ３５の濃度はシリコン基板１の表面から内部に
向かい、次第に濃度が低下しており、その濃度の分布を
示す等濃度線を３６で示す。また、ゲート電極１４を含
むシリコン基板１上にはＣＶＤＳｉＯ2 膜１７が積層さ
れている。このＣＶＤＳｉＯ2 膜１７にはシリコン基板
１に至るコンタクトホールが形成されており、コンタク
トホールを介してソース／ドレイン領域１５、１６にそ
れぞれ接続したソース電極１８及びドレイン電極１９が
形成されている。
る。すなわち、半導体基板としてｐ型のシリコン基板１
が用いられている。このシリコン基板１上にはＳｉＯ2
からなる選択酸化膜１１を形成することにより、活性領
域が確保されている。この活性領域上にはＳｉＯ2 から
なるゲート酸化膜１３が形成され、ゲート酸化膜１３上
にはさらにポリシリコンからなるゲート電極１４が形成
されている。また、シリコン基板１内には、ｎ- 型拡散
層であるタブ３５が形成されており、このタブ３５内で
あって選択酸化膜１１下方にはｐ型不純物拡散層である
ドリフト層１２が形成されている。さらに、シリコン基
板１表面であって、タブ３５内にはソース／ドレイン領
域１５、１６がそれぞれ形成されており、ドレイン領域
１６はドリフト層１２と接合するように形成されてい
る。タブ３５の濃度はシリコン基板１の表面から内部に
向かい、次第に濃度が低下しており、その濃度の分布を
示す等濃度線を３６で示す。また、ゲート電極１４を含
むシリコン基板１上にはＣＶＤＳｉＯ2 膜１７が積層さ
れている。このＣＶＤＳｉＯ2 膜１７にはシリコン基板
１に至るコンタクトホールが形成されており、コンタク
トホールを介してソース／ドレイン領域１５、１６にそ
れぞれ接続したソース電極１８及びドレイン電極１９が
形成されている。
【０００４】上記の半導体装置においては、ドリフト層
１２とタブ３５との間に電界が発生する。そして、この
電界強度により、逆耐圧が決定される。逆耐圧を上げる
ためには、タブ３５の不純物濃度を低くする必要があ
る。図７に逆耐圧とタブ３５の不純物濃度との関係を示
す。この図より、逆耐圧はタブ３５の不純物濃度の上昇
とともに減少していることがわかる。
１２とタブ３５との間に電界が発生する。そして、この
電界強度により、逆耐圧が決定される。逆耐圧を上げる
ためには、タブ３５の不純物濃度を低くする必要があ
る。図７に逆耐圧とタブ３５の不純物濃度との関係を示
す。この図より、逆耐圧はタブ３５の不純物濃度の上昇
とともに減少していることがわかる。
【０００５】
【発明が解決しようとする課題】ところが上記の半導体
装置において、逆耐圧を上昇させるためにタブ３５の不
純物濃度を低くすると次の問題がある。１つは、チャネ
ルが形成されていなくても、ソース／ドレイン層１５、
１６の間に電流が流れ、パンチスルーが起きやすくな
る。パンチスルーが起きやすくなると、ドレインとソー
スとの間の距離であるゲート長（図６中Ｘ）を大きくし
なければならない。このため、トランジスタの寸法が増
大することとなる。
装置において、逆耐圧を上昇させるためにタブ３５の不
純物濃度を低くすると次の問題がある。１つは、チャネ
ルが形成されていなくても、ソース／ドレイン層１５、
１６の間に電流が流れ、パンチスルーが起きやすくな
る。パンチスルーが起きやすくなると、ドレインとソー
スとの間の距離であるゲート長（図６中Ｘ）を大きくし
なければならない。このため、トランジスタの寸法が増
大することとなる。
【０００６】もう１つは、同一シリコン基板１上に低電
圧駆動のトランジスタを併設する場合、低電圧駆動のト
ランジスタを形成するタブと高耐圧ＭＯＳトランジスタ
を形成するタブ３５との濃度が異なるために、それらタ
ブを別々に形成しなければならず、工程が複雑になる。
この発明は上記問題を解決するためになされたものであ
り、寸法の小さな高耐圧ＭＯＳトランジスタを簡単な方
法で製造することができる半導体装置を提供することを
目的としている。
圧駆動のトランジスタを併設する場合、低電圧駆動のト
ランジスタを形成するタブと高耐圧ＭＯＳトランジスタ
を形成するタブ３５との濃度が異なるために、それらタ
ブを別々に形成しなければならず、工程が複雑になる。
この発明は上記問題を解決するためになされたものであ
り、寸法の小さな高耐圧ＭＯＳトランジスタを簡単な方
法で製造することができる半導体装置を提供することを
目的としている。
【０００７】
【課題を解決するための手段】この発明によれば、第１
導電型半導体基板に、第２導電型第１拡散層が形成され
ており、さらに第２導電型第１拡散層内に第１導電型ド
レイン・ソース拡散層と、該第１導電型ドレイン・ソー
ス拡散層のいずれか一方と接合された第１導電型ドリフ
ト層が形成されている半導体装置であって、前記第２導
電型第１拡散層の不純物濃度が前記第１導電型ドリフト
層の近傍において部分的に低濃度となっている半導体装
置が提供される。
導電型半導体基板に、第２導電型第１拡散層が形成され
ており、さらに第２導電型第１拡散層内に第１導電型ド
レイン・ソース拡散層と、該第１導電型ドレイン・ソー
ス拡散層のいずれか一方と接合された第１導電型ドリフ
ト層が形成されている半導体装置であって、前記第２導
電型第１拡散層の不純物濃度が前記第１導電型ドリフト
層の近傍において部分的に低濃度となっている半導体装
置が提供される。
【０００８】本発明における半導体装置は、半導体基板
としてシリコン基板を用いることが好ましい。半導体基
板はｐ型又はｎ型のいづれの導電型でも実質的に同様に
動作するものである。半導体基板中には、基板と異なっ
た導電型の不純物を有する第１拡散層（第２導電型第１
拡散層）が形成されている。
としてシリコン基板を用いることが好ましい。半導体基
板はｐ型又はｎ型のいづれの導電型でも実質的に同様に
動作するものである。半導体基板中には、基板と異なっ
た導電型の不純物を有する第１拡散層（第２導電型第１
拡散層）が形成されている。
【０００９】本発明における第２導電型第１拡散層は、
ボロン等のｐ型不純物又はリン、砒素等のｎ型不純物を
約６０〜１５０ＫｅＶ、約５×１０12〜１×１０13個／
ｃｍ 2 の濃度で注入し、約１１００〜１２００℃、約１
０００〜２０００分間の熱処理により形成することがで
きる。この第２導電型第１拡散層が有する不純物濃度
は、基板近傍では約１×１０16〜３×１０16個／ｃｍ3
と比較的高濃度で、基板表面近傍の下方における等濃度
線領域では約７×１０15〜９×１０15個／ｃｍ3と比較
的低濃度である。第２導電型第１拡散層の深さは、半導
体装置の大きさ等により適宜選択することができるが、
約５〜７μｍが好ましい。また、第２導電型第１拡散層
の大きさも半導体装置の大きさ等により適宜設定するこ
とができる。
ボロン等のｐ型不純物又はリン、砒素等のｎ型不純物を
約６０〜１５０ＫｅＶ、約５×１０12〜１×１０13個／
ｃｍ 2 の濃度で注入し、約１１００〜１２００℃、約１
０００〜２０００分間の熱処理により形成することがで
きる。この第２導電型第１拡散層が有する不純物濃度
は、基板近傍では約１×１０16〜３×１０16個／ｃｍ3
と比較的高濃度で、基板表面近傍の下方における等濃度
線領域では約７×１０15〜９×１０15個／ｃｍ3と比較
的低濃度である。第２導電型第１拡散層の深さは、半導
体装置の大きさ等により適宜選択することができるが、
約５〜７μｍが好ましい。また、第２導電型第１拡散層
の大きさも半導体装置の大きさ等により適宜設定するこ
とができる。
【００１０】本発明において、第２導電型第１拡散層内
に形成されている第１導電型ドレイン・ソース拡散層
は、ボロン又はリン、砒素等の不純物を約１０〜８０Ｋ
ｅＶ、約２×１０15〜５×１０15個／ｃｍ2 の濃度で注
入し、約８００〜９００℃、約５０〜１００分間の熱処
理により形成することができる。
に形成されている第１導電型ドレイン・ソース拡散層
は、ボロン又はリン、砒素等の不純物を約１０〜８０Ｋ
ｅＶ、約２×１０15〜５×１０15個／ｃｍ2 の濃度で注
入し、約８００〜９００℃、約５０〜１００分間の熱処
理により形成することができる。
【００１１】また、第２導電型第１拡散層内に形成され
ている第１導電型ドリフト層は、ボロン又はリン、砒素
等の不純物を約１０〜５０ＫｅＶ、約１×１０13〜１×
１０ 14個／ｃｍ2 の濃度で注入し、約９００〜１１００
℃、約３００〜５００分間の熱処理により形成すること
ができる。第１導電型ドリフト層は、素子分離領域の下
方に形成されているものであり、第１導電型ドレイン・
ソース拡散層のいずれか一方と接合されている。この場
合、ドリフト層は、１つの第１導電型ドレイン・ソース
拡散層の一端と接合されていてもよいし、第１導電型ド
レイン・ソース拡散層を介してほば対向するように両端
に接合されていてもよい。
ている第１導電型ドリフト層は、ボロン又はリン、砒素
等の不純物を約１０〜５０ＫｅＶ、約１×１０13〜１×
１０ 14個／ｃｍ2 の濃度で注入し、約９００〜１１００
℃、約３００〜５００分間の熱処理により形成すること
ができる。第１導電型ドリフト層は、素子分離領域の下
方に形成されているものであり、第１導電型ドレイン・
ソース拡散層のいずれか一方と接合されている。この場
合、ドリフト層は、１つの第１導電型ドレイン・ソース
拡散層の一端と接合されていてもよいし、第１導電型ド
レイン・ソース拡散層を介してほば対向するように両端
に接合されていてもよい。
【００１２】さらに、第２導電型第１拡散層の基板表面
近傍であってドリフト層近傍には部分的に基板表面近傍
の下方における等濃度線領域と不純物が同濃度である低
濃度領域（スリット部）が形成されている。この部分的
に低濃度となっている領域、つまりスリット部の大きさ
は、半導体装置の大きさにより異なるが、幅約１〜４μ
ｍ程度が好ましい。また、スリット部は、ドレイン電極
に高電圧を印加した時に発生するドリフト層近傍の強電
界発生箇所に形成することが好ましい。強電界発生箇所
とは、ドリフト層の不純物濃度２×１０16個／ｃｍ3 〜
８×１０16個／ｃｍ3 を境界として、それより濃度が低
い場合には、ドレイン・ソース拡散層とドリフト層との
接合部であり、濃度が高い場合には、ドレイン・ソース
拡散層とは反対側のドリフト層端である。
近傍であってドリフト層近傍には部分的に基板表面近傍
の下方における等濃度線領域と不純物が同濃度である低
濃度領域（スリット部）が形成されている。この部分的
に低濃度となっている領域、つまりスリット部の大きさ
は、半導体装置の大きさにより異なるが、幅約１〜４μ
ｍ程度が好ましい。また、スリット部は、ドレイン電極
に高電圧を印加した時に発生するドリフト層近傍の強電
界発生箇所に形成することが好ましい。強電界発生箇所
とは、ドリフト層の不純物濃度２×１０16個／ｃｍ3 〜
８×１０16個／ｃｍ3 を境界として、それより濃度が低
い場合には、ドレイン・ソース拡散層とドリフト層との
接合部であり、濃度が高い場合には、ドレイン・ソース
拡散層とは反対側のドリフト層端である。
【００１３】これは、スリット位置に対する逆耐圧の大
きさの関係により設定されるものである。図５に、Ｐ型
ドリフト層の不純物濃度が５×１０16個／ｃｍ3 以下と
低い場合（図５中（イ））と、５×１０16個／ｃｍ3 以
上と高い場合（図５中（ロ））において、スリット位置
を（Ａ）〜（Ｅ）と種々変化させて逆耐圧（Ｖ）を測定
した結果を示した。この結果において、ドリフト層の濃
度が低い場合（イ）は、ドレイン拡散層とドリフト層と
の接合部（Ｄ）にスリットを設置した時が、最も逆耐圧
が高かった。一方、ドリフト層の不純物濃度が高い場合
（ロ）は、ドレイン拡散層とドリフト層との接合部と反
対側のドリフト層端（Ｂ）にスリットを設置した時が最
も逆耐圧が高かった。そして、第２導電型第１拡散層に
おいて、部分的に低濃度となっている領域が無い場合と
比べると、この場合、約１８Ｖ程逆耐圧が向上した。従
って、低濃度領域（スリット部）を、ドレイン・ソース
拡散層とドリフト層との接合部または、ドレイン・ソー
ス拡散層との接合部とは反対側のドリフト層端に形成す
ることとした。
きさの関係により設定されるものである。図５に、Ｐ型
ドリフト層の不純物濃度が５×１０16個／ｃｍ3 以下と
低い場合（図５中（イ））と、５×１０16個／ｃｍ3 以
上と高い場合（図５中（ロ））において、スリット位置
を（Ａ）〜（Ｅ）と種々変化させて逆耐圧（Ｖ）を測定
した結果を示した。この結果において、ドリフト層の濃
度が低い場合（イ）は、ドレイン拡散層とドリフト層と
の接合部（Ｄ）にスリットを設置した時が、最も逆耐圧
が高かった。一方、ドリフト層の不純物濃度が高い場合
（ロ）は、ドレイン拡散層とドリフト層との接合部と反
対側のドリフト層端（Ｂ）にスリットを設置した時が最
も逆耐圧が高かった。そして、第２導電型第１拡散層に
おいて、部分的に低濃度となっている領域が無い場合と
比べると、この場合、約１８Ｖ程逆耐圧が向上した。従
って、低濃度領域（スリット部）を、ドレイン・ソース
拡散層とドリフト層との接合部または、ドレイン・ソー
ス拡散層との接合部とは反対側のドリフト層端に形成す
ることとした。
【００１４】第２導電型第１拡散層内の低濃度部分であ
るスリット部の形成は、例えば、次の方法で実現するこ
とができる。１つは、第１拡散層となる第２導電型不純
物の導入時にフォトレジストマスクを用いて該当部分へ
の第２導電型不純物の導入を阻止し、後工程の熱拡散で
の横方向への拡散によって非注入領域を第２導電型にす
る方法である。もう１つは、第１拡散層の形成領域に第
２導電型不純物を注入したのち、該当部分にフォトレジ
ストマスクを用いて選択的に第１導電型不純物を導入し
て、第２導電型濃度を低くする方法である。
るスリット部の形成は、例えば、次の方法で実現するこ
とができる。１つは、第１拡散層となる第２導電型不純
物の導入時にフォトレジストマスクを用いて該当部分へ
の第２導電型不純物の導入を阻止し、後工程の熱拡散で
の横方向への拡散によって非注入領域を第２導電型にす
る方法である。もう１つは、第１拡散層の形成領域に第
２導電型不純物を注入したのち、該当部分にフォトレジ
ストマスクを用いて選択的に第１導電型不純物を導入し
て、第２導電型濃度を低くする方法である。
【００１５】本発明の半導体装置は、ゲート酸化膜、ゲ
ート電極、層間絶縁膜、ソース／ドレイン電極等を具備
している。これらは、通常用いられるものであれば特に
限定されるものではなく、公知の材料を公知の方法によ
り形成することができる。
ート電極、層間絶縁膜、ソース／ドレイン電極等を具備
している。これらは、通常用いられるものであれば特に
限定されるものではなく、公知の材料を公知の方法によ
り形成することができる。
【００１６】
【作用】本発明の半導体装置によれば、第１導電型半導
体基板に、第２導電型第１拡散層が形成されており、さ
らに第２導電型第１拡散層内に第１導電型ドレイン・ソ
ース拡散層と、該第１導電型ドレイン・ソース拡散層の
いずれか一方と接合された第１導電型ドリフト層が形成
されている半導体装置であって、前記第２導電型第１拡
散層の不純物濃度が前記第１導電型ドリフト層近傍にお
いて部分的に低濃度となっているので、前記ドリフト層
と前記第２導電型第１拡散層との間に発生する電界が緩
和されて逆耐圧が上がる。
体基板に、第２導電型第１拡散層が形成されており、さ
らに第２導電型第１拡散層内に第１導電型ドレイン・ソ
ース拡散層と、該第１導電型ドレイン・ソース拡散層の
いずれか一方と接合された第１導電型ドリフト層が形成
されている半導体装置であって、前記第２導電型第１拡
散層の不純物濃度が前記第１導電型ドリフト層近傍にお
いて部分的に低濃度となっているので、前記ドリフト層
と前記第２導電型第１拡散層との間に発生する電界が緩
和されて逆耐圧が上がる。
【００１７】また、上記のような第２導電型第１拡散層
の濃度を部分的に低濃度とすることにより、低濃度領域
以外の第１拡散層の濃度を比較的高濃度とすることがで
きるので、ソース・ドレイン間のパンチスルーが抑制さ
れるとともに、低電圧動作のトランジスタを同一基板上
に形成する場合にも、第１拡散層を同時に形成すること
ができる。
の濃度を部分的に低濃度とすることにより、低濃度領域
以外の第１拡散層の濃度を比較的高濃度とすることがで
きるので、ソース・ドレイン間のパンチスルーが抑制さ
れるとともに、低電圧動作のトランジスタを同一基板上
に形成する場合にも、第１拡散層を同時に形成すること
ができる。
【００１８】
【実施例】本発明に係わる半導体装置の実施例を図面に
基づいて説明する。
基づいて説明する。
【００１９】実施例１ 図１は半導体装置の概要構成を示している。すなわち、
図１において、半導体基板としてｐ型のシリコン基板１
が用いられている。このシリコン基板１上にはＳｉＯ2
からなる選択酸化膜１１を形成することにより、活性領
域が確保されている。この活性領域上にはＳｉＯ2 から
なるゲート酸化膜１３が形成され、ゲート酸化膜１３上
にはさらにポリシリコンからなるゲート電極１４が形成
されている。また、シリコン基板１内には、ｎ- 型拡散
層であるタブ（第２導電型第１拡散層）５が形成されて
おり、このタブ５内であって選択酸化膜１１下方にはｐ
型不純物拡散層であるドリフト層１２が形成されてい
る。さらに、シリコン基板１表面であって、タブ５内に
はドレイン・ソース領域１５、１６がそれぞれ形成され
ている。ドレイン領域１６はドリフト層１２と接合する
ように形成されており、このドレイン領域１６とドリフ
ト層１２との接合部近傍にタブ５の低濃度領域であるス
リット２０が形成されている。なお、タブ５内の濃度の
分布を示す等濃度線を６で示す。また、ゲート電極１４
を含むシリコン基板１上にはＣＶＤＳｉＯ2 膜１７が積
層されている。このＣＶＤＳｉＯ2 膜１７にはシリコン
基板１に至るコンタクトホールが形成されており、コン
タクトホールを介してソース／ドレイン領域１５、１６
にそれぞれ接続したソース電極１８及びドレイン電極１
９が形成されている。
図１において、半導体基板としてｐ型のシリコン基板１
が用いられている。このシリコン基板１上にはＳｉＯ2
からなる選択酸化膜１１を形成することにより、活性領
域が確保されている。この活性領域上にはＳｉＯ2 から
なるゲート酸化膜１３が形成され、ゲート酸化膜１３上
にはさらにポリシリコンからなるゲート電極１４が形成
されている。また、シリコン基板１内には、ｎ- 型拡散
層であるタブ（第２導電型第１拡散層）５が形成されて
おり、このタブ５内であって選択酸化膜１１下方にはｐ
型不純物拡散層であるドリフト層１２が形成されてい
る。さらに、シリコン基板１表面であって、タブ５内に
はドレイン・ソース領域１５、１６がそれぞれ形成され
ている。ドレイン領域１６はドリフト層１２と接合する
ように形成されており、このドレイン領域１６とドリフ
ト層１２との接合部近傍にタブ５の低濃度領域であるス
リット２０が形成されている。なお、タブ５内の濃度の
分布を示す等濃度線を６で示す。また、ゲート電極１４
を含むシリコン基板１上にはＣＶＤＳｉＯ2 膜１７が積
層されている。このＣＶＤＳｉＯ2 膜１７にはシリコン
基板１に至るコンタクトホールが形成されており、コン
タクトホールを介してソース／ドレイン領域１５、１６
にそれぞれ接続したソース電極１８及びドレイン電極１
９が形成されている。
【００２０】このように形成された半導体装置において
は、図７に示したように、最小ゲート長が約１．５μｍ
と小さく、またその際の逆耐圧は８０Ｖと良好な値が得
られた。以下、上記の半導体装置の製造方法について図
３及び図４に基づいて説明する。
は、図７に示したように、最小ゲート長が約１．５μｍ
と小さく、またその際の逆耐圧は８０Ｖと良好な値が得
られた。以下、上記の半導体装置の製造方法について図
３及び図４に基づいて説明する。
【００２１】まず、図３において、ｎ型不純物拡散層で
あるタブ５となるｎ型不純物の導入時にフォトレジスト
マスクを用いて、スリット２０部へのｎ型不純物の導入
を阻止し、後工程の熱拡散での横方向への拡散によって
非注入領域をｎ型にする方法を説明する。図３（ａ）に
示すように、比抵抗１０Ωｃｍのｐ型シリコン基板１上
に約５０ｎｍの熱酸化シリコン膜２を成長させる。次い
で、所望の形状で幅Ｙを約３μｍにパターニングしたレ
ジストマスク３を用いて、７×１０12個／ｃｍ2 の濃度
でリン４をシリコン基板１に選択的に注入する。
あるタブ５となるｎ型不純物の導入時にフォトレジスト
マスクを用いて、スリット２０部へのｎ型不純物の導入
を阻止し、後工程の熱拡散での横方向への拡散によって
非注入領域をｎ型にする方法を説明する。図３（ａ）に
示すように、比抵抗１０Ωｃｍのｐ型シリコン基板１上
に約５０ｎｍの熱酸化シリコン膜２を成長させる。次い
で、所望の形状で幅Ｙを約３μｍにパターニングしたレ
ジストマスク３を用いて、７×１０12個／ｃｍ2 の濃度
でリン４をシリコン基板１に選択的に注入する。
【００２２】次に、図３（ｂ）に示したように、レジス
トマスク３を除去して、Ｎ2 雰囲気下、約１１５０℃、
２０００分間の熱拡散により接合深さ約７μｍ、表面濃
度１．４×１０16個／ｃｍ3 のｎ型不純物拡散層である
タブ５を形成する。この際、先の工程でフォトマスク３
によりリンの導入を阻止した部分には、ｎ型不純物の横
方向拡散により、表面濃度が８×１０15個／ｃｍ3 でｎ
型化したスリット２０が形成されることとなる。そし
て、熱酸化シリコン膜２を除去した後、新たに約３０ｎ
ｍの熱酸化シリコン膜７を形成する。
トマスク３を除去して、Ｎ2 雰囲気下、約１１５０℃、
２０００分間の熱拡散により接合深さ約７μｍ、表面濃
度１．４×１０16個／ｃｍ3 のｎ型不純物拡散層である
タブ５を形成する。この際、先の工程でフォトマスク３
によりリンの導入を阻止した部分には、ｎ型不純物の横
方向拡散により、表面濃度が８×１０15個／ｃｍ3 でｎ
型化したスリット２０が形成されることとなる。そし
て、熱酸化シリコン膜２を除去した後、新たに約３０ｎ
ｍの熱酸化シリコン膜７を形成する。
【００２３】さらに、図３（ｃ）に示したように、約１
２０ｎｍの窒化シリコン膜８を形成し、フォトレジスト
マスク（図示せず）を用いて、素子分離領域となる部分
の窒化シリコン膜８を選択的に除去する。その後、所望
の形状にパターニングされた窒化シリコン膜８とフォト
レジストマスク９とにより、シリコン基板１に選択的に
８×１０13個／ｃｍ2 の濃度でボロン１０を注入する。
この際、窒化シリコン膜８を突き抜けない低エネルギ
ー、例えば、１５ｋｅＶで注入する。
２０ｎｍの窒化シリコン膜８を形成し、フォトレジスト
マスク（図示せず）を用いて、素子分離領域となる部分
の窒化シリコン膜８を選択的に除去する。その後、所望
の形状にパターニングされた窒化シリコン膜８とフォト
レジストマスク９とにより、シリコン基板１に選択的に
８×１０13個／ｃｍ2 の濃度でボロン１０を注入する。
この際、窒化シリコン膜８を突き抜けない低エネルギ
ー、例えば、１５ｋｅＶで注入する。
【００２４】続いて、図３（ｄ）に示したように、フォ
トレジストマスク９を除去した後、Ｈ2Ｏ雰囲気下、１
０５０℃、２００分間程度の熱酸化により、約９００ｎ
ｍの厚さの選択酸化膜１１を形成する。また、選択酸化
膜１１の成長と同時に、接合深さ約０．８μｍのｐ型不
純物拡散層であるドリフト層１２を選択酸化膜１１下方
の一部に形成する。
トレジストマスク９を除去した後、Ｈ2Ｏ雰囲気下、１
０５０℃、２００分間程度の熱酸化により、約９００ｎ
ｍの厚さの選択酸化膜１１を形成する。また、選択酸化
膜１１の成長と同時に、接合深さ約０．８μｍのｐ型不
純物拡散層であるドリフト層１２を選択酸化膜１１下方
の一部に形成する。
【００２５】次いで、図３（ｅ）に示したように、窒化
シリコン膜８と選択酸化膜１１が成長した部分以外の領
域の熱酸化シリコン膜７を除去する。そして、熱酸化シ
リコン膜７を除去した部分に約１２０ｎｍのゲート酸化
膜１３を形成し、さらにゲート酸化膜１３上にポリシリ
コンにより、膜厚４００ｎｍ程度のゲート電極１４を形
成する。その後、このゲート電極１４及び選択酸化膜１
１とをマスクとして、シリコン基板１に５×１０15個／
ｃｍ2 のボロンを注入し、ｐ型不純物拡散層であるソー
ス／ドレイン領域１５、１６を形成する。この際、ドレ
イン領域１６は先の工程で形成したドリフト層１２の間
に形成されるとともに、ドレイン領域１６とドリフト層
１２との接合部近傍にスリット２０が配置されることと
なる。そして、ゲート電極１４を含むシリコン基板１上
に、約８００ｎｍのＣＶＤ酸化シリコン膜１７を堆積す
る。次いで、ソース／ドレイン領域１５、１６上のＣＶ
Ｄ酸化シリコン膜１７に、シリコン基板１に至るコンタ
クトホールを開孔し、例えば、Ａｌを約１０００ｎｍ形
成し、所望の形状にパターニングすることによりソース
電極１８及びドレイン電極１９を形成する。
シリコン膜８と選択酸化膜１１が成長した部分以外の領
域の熱酸化シリコン膜７を除去する。そして、熱酸化シ
リコン膜７を除去した部分に約１２０ｎｍのゲート酸化
膜１３を形成し、さらにゲート酸化膜１３上にポリシリ
コンにより、膜厚４００ｎｍ程度のゲート電極１４を形
成する。その後、このゲート電極１４及び選択酸化膜１
１とをマスクとして、シリコン基板１に５×１０15個／
ｃｍ2 のボロンを注入し、ｐ型不純物拡散層であるソー
ス／ドレイン領域１５、１６を形成する。この際、ドレ
イン領域１６は先の工程で形成したドリフト層１２の間
に形成されるとともに、ドレイン領域１６とドリフト層
１２との接合部近傍にスリット２０が配置されることと
なる。そして、ゲート電極１４を含むシリコン基板１上
に、約８００ｎｍのＣＶＤ酸化シリコン膜１７を堆積す
る。次いで、ソース／ドレイン領域１５、１６上のＣＶ
Ｄ酸化シリコン膜１７に、シリコン基板１に至るコンタ
クトホールを開孔し、例えば、Ａｌを約１０００ｎｍ形
成し、所望の形状にパターニングすることによりソース
電極１８及びドレイン電極１９を形成する。
【００２６】次に、図４において、タブ５を形成する領
域全面にｎ型不純物を導入したのち、スリット２０とな
る領域にフォトレジストマスクを用いて選択的にＰ型不
純物を導入してｎ型不純物濃度を低くする方法を示す。
まず、図４（ａ）に示すように、比抵抗１０Ωｃｍのｐ
型シリコン基板１上に約５０ｎｍの熱酸化シリコン膜２
を成長させる。次いで、所望の形状にパターニングした
レジストマスク３を用いて、シリコン基板１に７×１０
12個／ｃｍ2 の濃度でリン４を選択的に注入する。
域全面にｎ型不純物を導入したのち、スリット２０とな
る領域にフォトレジストマスクを用いて選択的にＰ型不
純物を導入してｎ型不純物濃度を低くする方法を示す。
まず、図４（ａ）に示すように、比抵抗１０Ωｃｍのｐ
型シリコン基板１上に約５０ｎｍの熱酸化シリコン膜２
を成長させる。次いで、所望の形状にパターニングした
レジストマスク３を用いて、シリコン基板１に７×１０
12個／ｃｍ2 の濃度でリン４を選択的に注入する。
【００２７】そして、レジストマスク３を除去した後、
図４（ｂ）に示したように、約３μｍ（Ｚ）の開孔を有
したレジストマスク２３を用いて、８×１０12個／ｃｍ
2 のボロン２２をシリコン基板１に選択的に注入する。
図４（ｂ）に示したように、約３μｍ（Ｚ）の開孔を有
したレジストマスク２３を用いて、８×１０12個／ｃｍ
2 のボロン２２をシリコン基板１に選択的に注入する。
【００２８】次いで、レジストマスク２３を除去した
後、図４（ｃ）に示したように、Ｎ2雰囲気下、約１１
５０℃、２０００分間の熱拡散により接合深さ約７μ
ｍ、表面濃度１．４×１０16個／ｃｍ3 のｎ型不純物拡
散層であるタブ５を形成する。この際、先の工程でフォ
トマスク２３によりボロンを注入した部分には、ｎ型不
純物の表面濃度が８×１０15個／ｃｍ3 でｎ型化したス
リット２０が形成されることとなる。そして、熱酸化シ
リコン膜２を除去した後、新たに約３０ｎｍの熱酸化シ
リコン膜７を形成する。以降の工程は図３（ｃ）〜
（ｅ）と同様の工程を行なう。
後、図４（ｃ）に示したように、Ｎ2雰囲気下、約１１
５０℃、２０００分間の熱拡散により接合深さ約７μ
ｍ、表面濃度１．４×１０16個／ｃｍ3 のｎ型不純物拡
散層であるタブ５を形成する。この際、先の工程でフォ
トマスク２３によりボロンを注入した部分には、ｎ型不
純物の表面濃度が８×１０15個／ｃｍ3 でｎ型化したス
リット２０が形成されることとなる。そして、熱酸化シ
リコン膜２を除去した後、新たに約３０ｎｍの熱酸化シ
リコン膜７を形成する。以降の工程は図３（ｃ）〜
（ｅ）と同様の工程を行なう。
【００２９】実施例２ 本実施例の半導体装置を図２に示す。図２中、シリコン
基板１内に形成されているタブ２５の低濃度領域である
スリット２１が、ドリフト層１２近傍であって、ドリフ
ト層１２とドレイン領域１６との接合部とは反対側に形
成されている以外は上記の実施例１と同様に構成されて
いる。
基板１内に形成されているタブ２５の低濃度領域である
スリット２１が、ドリフト層１２近傍であって、ドリフ
ト層１２とドレイン領域１６との接合部とは反対側に形
成されている以外は上記の実施例１と同様に構成されて
いる。
【００３０】なおこの半導体装置は、上記の半導体装置
の製造方法において、まず、リン４をシリコン基板１に
選択的に注入する際に用いるレジストマスク３のパター
ンを変更することにより、実質的に同様の製造方法で、
ドリフト層１２とドレイン領域１６との接合部と反対側
にスリット２１を形成することができる。
の製造方法において、まず、リン４をシリコン基板１に
選択的に注入する際に用いるレジストマスク３のパター
ンを変更することにより、実質的に同様の製造方法で、
ドリフト層１２とドレイン領域１６との接合部と反対側
にスリット２１を形成することができる。
【００３１】また、上記の実施例においては、ｐ型高耐
圧ＭＯＳトランジスタについて示したが、ｎ型高耐圧Ｍ
ＯＳトランジスタについても同様に適用できる。さら
に、上記の製造方法においては、ｐ型高耐圧ＭＯＳトラ
ンジスタ単体について説明したが、低電圧動作ＭＯＳト
ランジスタを併設する場合には、ｎ型不純物拡散層であ
るタブ５は低電圧動作ＭＯＳトランジスタを形成するの
と同時に形成可能である。その際、ｐ型不純物拡散層で
あるドリフト層１２とｎ型ＭＯＳトランジスタ領域の素
子分離層下に導入される反転防止拡散層とは同時に形成
することが可能である。
圧ＭＯＳトランジスタについて示したが、ｎ型高耐圧Ｍ
ＯＳトランジスタについても同様に適用できる。さら
に、上記の製造方法においては、ｐ型高耐圧ＭＯＳトラ
ンジスタ単体について説明したが、低電圧動作ＭＯＳト
ランジスタを併設する場合には、ｎ型不純物拡散層であ
るタブ５は低電圧動作ＭＯＳトランジスタを形成するの
と同時に形成可能である。その際、ｐ型不純物拡散層で
あるドリフト層１２とｎ型ＭＯＳトランジスタ領域の素
子分離層下に導入される反転防止拡散層とは同時に形成
することが可能である。
【００３２】上記のようにして形成した半導体装置にお
いては、スリット２０、２１は共にｐ型不純物拡散層で
あるドリフト層１２とｎ型不純物拡散層であるタブ５、
２５との接合部に発生する強電界発生箇所に設置されて
いる。従って、電界緩和の働きをすることとなる。
いては、スリット２０、２１は共にｐ型不純物拡散層で
あるドリフト層１２とｎ型不純物拡散層であるタブ５、
２５との接合部に発生する強電界発生箇所に設置されて
いる。従って、電界緩和の働きをすることとなる。
【００３３】
【発明の効果】この発明の半導体装置によれば、第１導
電型半導体基板に、第２導電型第１拡散層が形成されて
おり、さらに第２導電型第１拡散層内に第１導電型ドレ
イン・ソース拡散層と、該第１導電型ドレイン・ソース
拡散層のいずれか一方と接合された第１導電型ドリフト
層が形成されている半導体装置であって、前記第２導電
型第１拡散層の不純物濃度が前記第１導電型ドリフト層
近傍において部分的に低濃度となっているので、前記ド
リフト層と前記第２導電型第１拡散層との間に発生する
電界が緩和されて逆耐圧を上昇させることができる。
電型半導体基板に、第２導電型第１拡散層が形成されて
おり、さらに第２導電型第１拡散層内に第１導電型ドレ
イン・ソース拡散層と、該第１導電型ドレイン・ソース
拡散層のいずれか一方と接合された第１導電型ドリフト
層が形成されている半導体装置であって、前記第２導電
型第１拡散層の不純物濃度が前記第１導電型ドリフト層
近傍において部分的に低濃度となっているので、前記ド
リフト層と前記第２導電型第１拡散層との間に発生する
電界が緩和されて逆耐圧を上昇させることができる。
【００３４】また、上記のような第２導電型第１拡散層
の濃度を部分的に低濃度とすることにより、低濃度領域
以外の第１拡散層の濃度を比較的高濃度にすることでき
るので、ソース・ドレイン間のパンチスルーを抑制する
ことができる。従って、ゲート長を小さく設定すること
ができ、半導体装置の微細化に適する。さらに、低電圧
動作のトランジスタを同一基板上に形成する場合にも、
第１拡散層（タブ）を同時に形成することができる。こ
のように、寸法の小さな半導体装置を簡単な方法で製造
することが可能となる。
の濃度を部分的に低濃度とすることにより、低濃度領域
以外の第１拡散層の濃度を比較的高濃度にすることでき
るので、ソース・ドレイン間のパンチスルーを抑制する
ことができる。従って、ゲート長を小さく設定すること
ができ、半導体装置の微細化に適する。さらに、低電圧
動作のトランジスタを同一基板上に形成する場合にも、
第１拡散層（タブ）を同時に形成することができる。こ
のように、寸法の小さな半導体装置を簡単な方法で製造
することが可能となる。
【図１】本発明に係わる半導体装置の一実施例を示す要
部の概略断面図である。
部の概略断面図である。
【図２】本発明に係わる半導体装置の別の実施例を示す
要部の概略断面図である。
要部の概略断面図である。
【図３】本発明に係わる半導体装置の製造方法を説明す
るための製造工程図である。
るための製造工程図である。
【図４】本発明に係わる半導体装置の別の製造方法を説
明するための製造工程図である。
明するための製造工程図である。
【図５】上記の実施例による半導体装置の逆耐圧特性に
ついての第２導電型第１拡散層内の低濃度部分（スリッ
ト）の位置依存性を示す特性図である。
ついての第２導電型第１拡散層内の低濃度部分（スリッ
ト）の位置依存性を示す特性図である。
【図６】従来の半導体装置の実施例を示す要部の概略断
面図である。
面図である。
【図７】従来例による半導体装置及びこの発明の実施例
による半導体装置の逆耐圧特性とパンチスルーを起こさ
ない最小ゲート長についての第１拡散層の濃度依存性を
示す特性図である。
による半導体装置の逆耐圧特性とパンチスルーを起こさ
ない最小ゲート長についての第１拡散層の濃度依存性を
示す特性図である。
１ シリコン基板（第１導電型半導体基板） ２ 熱酸化シリコン膜 ３、２３ フォトレジストマスク ４ リン ５、２５、３５ タブ（第２導電型第１拡散層） ６、２６、３６ 第１拡散層等濃度線 ７ 熱酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジストマスク １０ ボロン １１ 選択酸化膜 １２ ドリフト層（第１導電型ドリフト層） １３ ゲート酸化膜 １４ ゲート電極 １５ ソース拡散層 １６ ドレイン拡散層 １７ ＣＶＤ酸化シリコン膜 １８ ソース電極 １９ ドレイン電極 ２０、２１ スリット（部分的に低濃度となっている領
域） ２２ ボロン
域） ２２ ボロン
Claims (1)
- 【請求項１】 第１導電型半導体基板に、第２導電型第
１拡散層が形成されており、さらに第２導電型第１拡散
層内に第１導電型ドレイン・ソース拡散層と、該第１導
電型ドレイン・ソース拡散層のいずれか一方と接合され
た第１導電型ドリフト層が形成されている半導体装置で
あって、前記第２導電型第１拡散層の不純物濃度が前記
第１導電型ドリフト層の近傍において部分的に低濃度と
なっていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000452A JP2997377B2 (ja) | 1993-01-06 | 1993-01-06 | 半導体装置及びその製造方法 |
| US08/149,109 US5510643A (en) | 1993-01-06 | 1993-11-09 | High voltage MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000452A JP2997377B2 (ja) | 1993-01-06 | 1993-01-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204476A true JPH06204476A (ja) | 1994-07-22 |
| JP2997377B2 JP2997377B2 (ja) | 2000-01-11 |
Family
ID=11474189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000452A Expired - Lifetime JP2997377B2 (ja) | 1993-01-06 | 1993-01-06 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5510643A (ja) |
| JP (1) | JP2997377B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100469373B1 (ko) * | 2000-08-03 | 2005-01-31 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조방법 |
| JP2014138091A (ja) * | 2013-01-17 | 2014-07-28 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468342B1 (ko) | 1996-05-15 | 2005-06-02 | 텍사스 인스트루먼츠 인코포레이티드 | 자기-정렬resurf영역을가진ldmos장치및그제조방법 |
| US6531355B2 (en) | 1999-01-25 | 2003-03-11 | Texas Instruments Incorporated | LDMOS device with self-aligned RESURF region and method of fabrication |
| JP2001274390A (ja) * | 2000-01-18 | 2001-10-05 | Fuji Electric Co Ltd | 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法 |
| DE102004009521B4 (de) * | 2004-02-27 | 2020-06-10 | Austriamicrosystems Ag | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors |
| US8558307B2 (en) * | 2007-12-18 | 2013-10-15 | Sanyo Semiconductor Co., Ltd. | Semiconductor device with diffused MOS transistor and manufacturing method of the same |
| JP2009206492A (ja) * | 2008-01-31 | 2009-09-10 | Toshiba Corp | 半導体装置 |
| JP2010010408A (ja) * | 2008-06-27 | 2010-01-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP5349885B2 (ja) | 2008-09-30 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047456A (ja) * | 1983-08-26 | 1985-03-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61171165A (ja) * | 1985-01-25 | 1986-08-01 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JP2609619B2 (ja) * | 1987-08-25 | 1997-05-14 | 三菱電機株式会社 | 半導体装置 |
-
1993
- 1993-01-06 JP JP5000452A patent/JP2997377B2/ja not_active Expired - Lifetime
- 1993-11-09 US US08/149,109 patent/US5510643A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300069B1 (ko) * | 1999-05-10 | 2001-09-26 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100469373B1 (ko) * | 2000-08-03 | 2005-01-31 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조방법 |
| JP2014138091A (ja) * | 2013-01-17 | 2014-07-28 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2997377B2 (ja) | 2000-01-11 |
| US5510643A (en) | 1996-04-23 |
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| Date | Code | Title | Description |
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