JPH1098111A - Ｍｏｓ型半導体装置とその製造方法 - Google Patents
Ｍｏｓ型半導体装置とその製造方法Info
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- JPH1098111A JPH1098111A JP9201991A JP20199197A JPH1098111A JP H1098111 A JPH1098111 A JP H1098111A JP 9201991 A JP9201991 A JP 9201991A JP 20199197 A JP20199197 A JP 20199197A JP H1098111 A JPH1098111 A JP H1098111A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 信頼性の高いＭＯＳ型半導体装置を提供する
ことを目的とする。 【解決手段】 ゲート電極とソース拡散もしくはドレイ
ン拡散のオーバーラップ部分に空隙が生じない様にＣＶ
Ｄ法による酸化膜もしくは窒化膜等の絶縁物を埋め込ん
だことを特徴とする。
ことを目的とする。 【解決手段】 ゲート電極とソース拡散もしくはドレイ
ン拡散のオーバーラップ部分に空隙が生じない様にＣＶ
Ｄ法による酸化膜もしくは窒化膜等の絶縁物を埋め込ん
だことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に高
耐圧であるＭＯＳ型半導体装置およびその製造方法に関
する。
耐圧であるＭＯＳ型半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】図３に従来のＭＯＳ型半導体装置の製造
工程順の断面図を示す。図３(a)に半導体基板１０１上
のゲート絶縁膜１０３上にゲート電極１０４を形成した
後、ソース拡散、ドレイン拡散１０２、１０２となる部
分上およびゲート電極１０４の端部下のゲート絶縁膜１
０３をウェットエッチングした様子を示す。これは半導
体装置の信頼性を保証するために、通常シリコン熱酸化
膜で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程
度の膜厚に設定する必要があり、たとえば高耐圧ＭＯＳ
型半導体装置においてゲート電極１０４と半導体基板１
０１間に３０Ｖ印加される場合１０００Åの酸化膜厚を
必要とする。その場合、後のソース、ドレイン形成時に
高電流イオン注入装置を用いて不純物導入する際、打ち
込みエネルギーの制限のため十分に半導体基板中に不純
物を導入するのが困難となる。従ってゲート電極を形成
した後にウェットエッチングにより後にソース拡散、ド
レイン拡散となる部分上のゲート絶縁膜をエッチングす
る必要があるが、本ウエットエッチングは等方性のため
ゲート電極１０４の端部下のゲート絶縁膜１０３もエッ
チングされる。
工程順の断面図を示す。図３(a)に半導体基板１０１上
のゲート絶縁膜１０３上にゲート電極１０４を形成した
後、ソース拡散、ドレイン拡散１０２、１０２となる部
分上およびゲート電極１０４の端部下のゲート絶縁膜１
０３をウェットエッチングした様子を示す。これは半導
体装置の信頼性を保証するために、通常シリコン熱酸化
膜で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程
度の膜厚に設定する必要があり、たとえば高耐圧ＭＯＳ
型半導体装置においてゲート電極１０４と半導体基板１
０１間に３０Ｖ印加される場合１０００Åの酸化膜厚を
必要とする。その場合、後のソース、ドレイン形成時に
高電流イオン注入装置を用いて不純物導入する際、打ち
込みエネルギーの制限のため十分に半導体基板中に不純
物を導入するのが困難となる。従ってゲート電極を形成
した後にウェットエッチングにより後にソース拡散、ド
レイン拡散となる部分上のゲート絶縁膜をエッチングす
る必要があるが、本ウエットエッチングは等方性のため
ゲート電極１０４の端部下のゲート絶縁膜１０３もエッ
チングされる。
【０００３】次に図３(b)に示すように熱酸化法により
半導体基板１０１上およびゲート電極１０４表面に酸化
膜１０５を形成して、高電流イオン注入装置を用いて不
純物導入を行いソース拡散１０２、ドレイン拡散１０２
を形成する。この時の酸化膜厚を２００Å程度にしてお
くと不純物導入は十分に行われる。その後図３(c)に示
すようにＣＶＤ法により中間絶縁膜１０７を形成する。
半導体基板１０１上およびゲート電極１０４表面に酸化
膜１０５を形成して、高電流イオン注入装置を用いて不
純物導入を行いソース拡散１０２、ドレイン拡散１０２
を形成する。この時の酸化膜厚を２００Å程度にしてお
くと不純物導入は十分に行われる。その後図３(c)に示
すようにＣＶＤ法により中間絶縁膜１０７を形成する。
【０００４】
【発明名が解決しようとする課題】上記の従来の製造方
法により製造されたＭＯＳ型半導体装置においては、ゲ
ート電極１０４とソース拡散１０２、ドレイン拡散１０
２とのオーバーラップ部分に空隙が形成されており著し
く信頼性を低下させる原因となっている。
法により製造されたＭＯＳ型半導体装置においては、ゲ
ート電極１０４とソース拡散１０２、ドレイン拡散１０
２とのオーバーラップ部分に空隙が形成されており著し
く信頼性を低下させる原因となっている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１）ゲート電極と半導体基板中に形成されているソー
ス拡散およびドレイン拡散とのオーバーラップ部分の間
の絶縁膜が複数種の絶縁膜からなることを特徴とするＭ
ＯＳ型半導体装置。 （２）ゲート電極と半導体基板の間の絶縁膜はシリコン
酸化膜であり、かつ５００Å以上の膜厚であることを特
徴とするＭＯＳ型半導体装置。 （３）ゲート電極とソース拡散およびドレイン拡散との
オーバーラップ部分の間の絶縁膜の少なくとも一種はシ
リコン酸化膜であり、少なくとも一種はシリコン窒化膜
であることを特徴とするＭＯＳ型半導体装置。 （４）ゲート電極とソース拡散およびドレイン拡散との
オーバーラップ部分の間の絶縁膜の少なくとも一種はシ
リコン熱酸化膜であり、少なくとも一種はＣＶＤ法によ
るシリコン酸化膜あることを特徴とするＭＯＳ型半導体
装置。 （５）半導体基板上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上にゲート電極を形成する工程と、ゲート
絶縁膜をウェットでエッチングする工程と、熱酸化法に
より半導体基板上およびゲート電極表面に酸化膜を形成
する工程と、ＣＶＤ法により絶縁膜を被着する工程と、
絶縁膜をドライエッチング法によりエッチングする工程
と、不純物を半導体基板中に導入する工程とを有するこ
とを特徴とするＭＯＳ型半導体装置の製造方法。 （６）ＣＶＤ法により被着する絶縁膜は膜厚３００Åか
ら１０００Åの範囲である酸化膜もしくは窒化膜である
ことを特徴とするＭＯＳ型半導体装置の製造方法。
に、本発明は次の手段を用いた。 （１）ゲート電極と半導体基板中に形成されているソー
ス拡散およびドレイン拡散とのオーバーラップ部分の間
の絶縁膜が複数種の絶縁膜からなることを特徴とするＭ
ＯＳ型半導体装置。 （２）ゲート電極と半導体基板の間の絶縁膜はシリコン
酸化膜であり、かつ５００Å以上の膜厚であることを特
徴とするＭＯＳ型半導体装置。 （３）ゲート電極とソース拡散およびドレイン拡散との
オーバーラップ部分の間の絶縁膜の少なくとも一種はシ
リコン酸化膜であり、少なくとも一種はシリコン窒化膜
であることを特徴とするＭＯＳ型半導体装置。 （４）ゲート電極とソース拡散およびドレイン拡散との
オーバーラップ部分の間の絶縁膜の少なくとも一種はシ
リコン熱酸化膜であり、少なくとも一種はＣＶＤ法によ
るシリコン酸化膜あることを特徴とするＭＯＳ型半導体
装置。 （５）半導体基板上にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上にゲート電極を形成する工程と、ゲート
絶縁膜をウェットでエッチングする工程と、熱酸化法に
より半導体基板上およびゲート電極表面に酸化膜を形成
する工程と、ＣＶＤ法により絶縁膜を被着する工程と、
絶縁膜をドライエッチング法によりエッチングする工程
と、不純物を半導体基板中に導入する工程とを有するこ
とを特徴とするＭＯＳ型半導体装置の製造方法。 （６）ＣＶＤ法により被着する絶縁膜は膜厚３００Åか
ら１０００Åの範囲である酸化膜もしくは窒化膜である
ことを特徴とするＭＯＳ型半導体装置の製造方法。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明の製造方法による半
導体装置の一実施例を示す模式的断面図である。半導体
基板１０１中に基板１０１とは逆導電型のソース拡散と
ドレイン拡散１０２が形成され、ゲート電極１０４およ
びゲート絶縁膜１０３から成るMOSトランジスターが形
成される。
に基づいて説明する。図１は本発明の製造方法による半
導体装置の一実施例を示す模式的断面図である。半導体
基板１０１中に基板１０１とは逆導電型のソース拡散と
ドレイン拡散１０２が形成され、ゲート電極１０４およ
びゲート絶縁膜１０３から成るMOSトランジスターが形
成される。
【０００７】図１において、MOSトランジスターのゲー
ト電極１０４ならびにソース拡散とドレイン拡散１０２
上には熱酸化膜１０５が形成され、ゲート電極１０４と
ソース拡散、ドレイン拡散１０２とのオーバーラップ部
分には絶縁膜１０６が埋め込まれている。この様な構造
にすることで、従来の空隙がある構造に比べゲート電極
１０４とソース拡散もしくはドレイン拡散１０２間にて
生じるＴＤＤＢ（Time Dependent Die electric Br
eakdown）特性は飛躍的に向上する。さらにＥＳＤ（Ele
ctro Static Discharge）評価の一方法であるＣＤＭ
（デバイス帯電法）耐性でも著しい改善がみられた。従
来７５０Ｖで破壊していたものが本構造においては３０
００Ｖでも破壊はみられなかった。
ト電極１０４ならびにソース拡散とドレイン拡散１０２
上には熱酸化膜１０５が形成され、ゲート電極１０４と
ソース拡散、ドレイン拡散１０２とのオーバーラップ部
分には絶縁膜１０６が埋め込まれている。この様な構造
にすることで、従来の空隙がある構造に比べゲート電極
１０４とソース拡散もしくはドレイン拡散１０２間にて
生じるＴＤＤＢ（Time Dependent Die electric Br
eakdown）特性は飛躍的に向上する。さらにＥＳＤ（Ele
ctro Static Discharge）評価の一方法であるＣＤＭ
（デバイス帯電法）耐性でも著しい改善がみられた。従
来７５０Ｖで破壊していたものが本構造においては３０
００Ｖでも破壊はみられなかった。
【０００８】図２は本発明の製造方法を示す工程順断面
図である。図２（a）半導体基板１０１上のゲート絶縁
膜１０３上にゲート電極１０４を形成した後、ウェット
エッチングにより後にソース拡散及びドレイン拡散１０
２となる部分上およびゲート電極１０４端部の下のゲー
ト絶縁膜１０３をエッチング除去した様子を示す。例え
ば電源電圧が３０ＶのMOS型半導体装置である時、半導
体装置の信頼性を保証するために通常シリコン熱酸化膜
で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程度
の膜厚に設定する必要があり、１０００Å以上の酸化膜
厚を必要とするが、この時ウェットエッチングはフッ酸
を用いてゲート絶縁膜１０３が半導体基板１０１上に残
らないように１２００Å相当ウェットエッチングを行
う。ウェットエッチングは等方性であるので、ゲート電
極１０４下に約0.1umアンダーカットが生じる。次に図
２(b)に示すように熱酸化法により半導体基板１０１上
およびゲート電極表面に約２００Åの熱酸化膜１０５を
形成し、さらにＣＶＤ法により膜厚３００Åから１００
０Åの酸化膜ないしは窒化膜の絶縁膜１０６を被着す
る。ここでゲート電極１０４と半導体基板１０１の距離
は１０００Åであり２００Å程度の熱酸化膜１０５を成
長させてもゲート電極１０４端部の下の空隙の解消とは
ならない。またこの時酸化膜１０５の膜厚を厚くして空
隙の解消を図ることも考えられるが、現行の高電流イオ
ン注入装置の最大打ち込みエネルギー１５０Ｋｅｖを考
慮するとせいぜい４００Å程度にしか厚くできず完全に
空隙をなくすことはできない。次に、ＣＶＤ法により窒
化膜の絶縁膜１０６を被着する際、空隙を完全に埋め込
む必要があるが、そのためにはカバレッジのよい減圧Ｃ
ＶＤ法を用いた方が効果的である。さらに絶縁膜１０６
の種類であるが、酸化膜に比べ後のドライエッチングの
際、下地熱酸化膜と選択比のとれる窒化膜のほうが工程
の安定化、削減の点で有利である。酸化膜を用いるとエ
ッチストップは半導体基板が露出した時点でかかるので
熱酸化工程が余分に必要となる。
図である。図２（a）半導体基板１０１上のゲート絶縁
膜１０３上にゲート電極１０４を形成した後、ウェット
エッチングにより後にソース拡散及びドレイン拡散１０
２となる部分上およびゲート電極１０４端部の下のゲー
ト絶縁膜１０３をエッチング除去した様子を示す。例え
ば電源電圧が３０ＶのMOS型半導体装置である時、半導
体装置の信頼性を保証するために通常シリコン熱酸化膜
で形成されるゲート絶縁膜１０３の膜厚は３MV/cm程度
の膜厚に設定する必要があり、１０００Å以上の酸化膜
厚を必要とするが、この時ウェットエッチングはフッ酸
を用いてゲート絶縁膜１０３が半導体基板１０１上に残
らないように１２００Å相当ウェットエッチングを行
う。ウェットエッチングは等方性であるので、ゲート電
極１０４下に約0.1umアンダーカットが生じる。次に図
２(b)に示すように熱酸化法により半導体基板１０１上
およびゲート電極表面に約２００Åの熱酸化膜１０５を
形成し、さらにＣＶＤ法により膜厚３００Åから１００
０Åの酸化膜ないしは窒化膜の絶縁膜１０６を被着す
る。ここでゲート電極１０４と半導体基板１０１の距離
は１０００Åであり２００Å程度の熱酸化膜１０５を成
長させてもゲート電極１０４端部の下の空隙の解消とは
ならない。またこの時酸化膜１０５の膜厚を厚くして空
隙の解消を図ることも考えられるが、現行の高電流イオ
ン注入装置の最大打ち込みエネルギー１５０Ｋｅｖを考
慮するとせいぜい４００Å程度にしか厚くできず完全に
空隙をなくすことはできない。次に、ＣＶＤ法により窒
化膜の絶縁膜１０６を被着する際、空隙を完全に埋め込
む必要があるが、そのためにはカバレッジのよい減圧Ｃ
ＶＤ法を用いた方が効果的である。さらに絶縁膜１０６
の種類であるが、酸化膜に比べ後のドライエッチングの
際、下地熱酸化膜と選択比のとれる窒化膜のほうが工程
の安定化、削減の点で有利である。酸化膜を用いるとエ
ッチストップは半導体基板が露出した時点でかかるので
熱酸化工程が余分に必要となる。
【０００９】その後、図２(c)に示すようにドライエッ
チング法によりエッチングを行うと、エッチングに方向
性があるため、ゲート電極１０４端と半導体基板１０１
に挟まれた部分の窒化膜の絶縁膜１０６だけを選択的に
残すことが可能となる。その後イオン注入法によりソー
ス拡散とドレイン拡散１０２を形成しＣＶＤ法により中
間絶縁膜１０７を形成する。図４は本発明にかかわる半
導体装置の第二実施例である。ＭＯＳトランジスタ−の
ゲート電極１０４上に、シリコン窒化膜１１０の上下に
熱酸化膜１０５を形成した絶縁層を形成し、その上にポ
リシリコン１１１を形成して容量素子を作る。シリコン
窒化膜１１０下の熱酸化膜１０５の膜厚は約３００Åか
ら７００Å、シリコン窒化膜１１０は約２００Åから１
０００Å、シリコン窒化膜１１０上の熱酸化膜１０５の
膜厚は約１０Åから１００Åにする。この様な構造にす
ることで、ゲート電極１０４とポリシリコン１１１との
間に高電圧を印加しても破壊しない信頼性の高い半導体
装置を作ることができる。
チング法によりエッチングを行うと、エッチングに方向
性があるため、ゲート電極１０４端と半導体基板１０１
に挟まれた部分の窒化膜の絶縁膜１０６だけを選択的に
残すことが可能となる。その後イオン注入法によりソー
ス拡散とドレイン拡散１０２を形成しＣＶＤ法により中
間絶縁膜１０７を形成する。図４は本発明にかかわる半
導体装置の第二実施例である。ＭＯＳトランジスタ−の
ゲート電極１０４上に、シリコン窒化膜１１０の上下に
熱酸化膜１０５を形成した絶縁層を形成し、その上にポ
リシリコン１１１を形成して容量素子を作る。シリコン
窒化膜１１０下の熱酸化膜１０５の膜厚は約３００Åか
ら７００Å、シリコン窒化膜１１０は約２００Åから１
０００Å、シリコン窒化膜１１０上の熱酸化膜１０５の
膜厚は約１０Åから１００Åにする。この様な構造にす
ることで、ゲート電極１０４とポリシリコン１１１との
間に高電圧を印加しても破壊しない信頼性の高い半導体
装置を作ることができる。
【００１０】図５はゲート電極１０４とポリシリコン１
１１管の電極に電圧をかけたときの電極間の電流値を表
す。グラフの横軸には電圧をとってあり、縦軸には電流
をとってある。従来品は１０Ｖ付近からリ−ク電流が急
激に増加し、２２Ｖで破壊してしまっているのに対し
て、本発明品は３０Ｖ付近までリ−ク電流はほとんどな
く破壊電圧も高いことがわかる。また、ポリシリコン１
１１はゲート電極１０４よりも面積が小さくなってい
る。ポリシリコン１１１がゲート電極１０４を跨いでい
る所では電界が集中するので破壊電圧が低くなる。さら
にＳｉ３Ｎ４の比誘電率は７．５とシリコン酸化膜の比
誘電率３．９より大きいのでＳｉ３Ｎ４を用いることで
容量を大きくすることができる。つまり面積を小さくす
ることができるのである。
１１管の電極に電圧をかけたときの電極間の電流値を表
す。グラフの横軸には電圧をとってあり、縦軸には電流
をとってある。従来品は１０Ｖ付近からリ−ク電流が急
激に増加し、２２Ｖで破壊してしまっているのに対し
て、本発明品は３０Ｖ付近までリ−ク電流はほとんどな
く破壊電圧も高いことがわかる。また、ポリシリコン１
１１はゲート電極１０４よりも面積が小さくなってい
る。ポリシリコン１１１がゲート電極１０４を跨いでい
る所では電界が集中するので破壊電圧が低くなる。さら
にＳｉ３Ｎ４の比誘電率は７．５とシリコン酸化膜の比
誘電率３．９より大きいのでＳｉ３Ｎ４を用いることで
容量を大きくすることができる。つまり面積を小さくす
ることができるのである。
【００１１】図６は本発明にかかわる製造方法の第二実
施例である。図６（Ａ）に示す工程Ａにおいて半導体基
板１０１上にＭＯＳトランジスタ−を形成する領域にシ
リコン窒化膜（Ｓｉ３Ｎ４）をパターニング後、熱酸化
を施しフィールド酸化膜１０９を形成する。次にシリコ
ン窒化膜を除去してゲート酸化膜１０３を形成する。ゲ
ート酸化膜１０３の膜厚は９００Å程度にした。
施例である。図６（Ａ）に示す工程Ａにおいて半導体基
板１０１上にＭＯＳトランジスタ−を形成する領域にシ
リコン窒化膜（Ｓｉ３Ｎ４）をパターニング後、熱酸化
を施しフィールド酸化膜１０９を形成する。次にシリコ
ン窒化膜を除去してゲート酸化膜１０３を形成する。ゲ
ート酸化膜１０３の膜厚は９００Å程度にした。
【００１２】図６（Ｂ）に示す工程Ｂにおいて膜厚３０
００Åから４０００Åのポリシリコンを堆積させ、熱処
理（プレデポジション）を行ない高濃度の燐をポリシリ
コンに注入する。その後エッチングを行いゲート電極１
０４をゲート酸化膜１０３及びフィールド酸化膜１０９
上に形成する。ゲート電極１０４のシ−ト抵抗は、３０
Ω／□程度にした。次にウェットエッチングにて後工程
で形成されるソース・ドレイン領域１０２、１０２の上
の酸化膜除去を行い、その後熱酸化処理を施し基板全面
にシリコン酸化膜１０５（ＢｏｔｔｏｍＯｘ．）を成長
させる。次にシリコン酸化膜１０５の上にＣＶＤ法によ
りシリコン窒化膜１１０を被着させる。この時にウェッ
トエッチングにてできたゲート電極１０４の端部下の空
隙を完全に埋め込むことになる。その後酸素雰囲気中で
９００℃の熱酸化を施し酸化膜１０５（ＴｏｐＯｘ．）
を成長させる。本発明品は１２Å程度酸化膜を形成し
た。またＢｏｔｔｏｍＯｘ．膜厚は約３００Åから７０
０Å、Ｓｉ３Ｎ４膜厚は約２００Åから１０００Åにす
る。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４の膜厚は必
要な破壊電界によって決めた方が好ましい。図７に破壊
電界に対するＯｘ．Ｒａｔｉｏを示す。グラフの縦軸に
は破壊電界をとってあり、横軸にはＯｘ．Ｒａｔｉｏ
（＝ＢｏｔｔｏｍＯｘ．膜厚／（ＢｏｔｔｏｍＯｘ．膜
厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明品はＢｏ
ｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を５００Å
程度にした。次にポリシリコン１１１を堆積させた後、
不純物（燐、砒素またはＢＦ２）をポリシリコンにイオ
ン注入し、ポリシリコンを必要な抵抗値にする。ポリシ
リコンの膜厚は約３００Åから２０００Åと薄い。本発
明品は１０００Åを用いた。膜厚を薄くすることで抵抗
値のズレを小さくすることができる（図８）。
００Åから４０００Åのポリシリコンを堆積させ、熱処
理（プレデポジション）を行ない高濃度の燐をポリシリ
コンに注入する。その後エッチングを行いゲート電極１
０４をゲート酸化膜１０３及びフィールド酸化膜１０９
上に形成する。ゲート電極１０４のシ−ト抵抗は、３０
Ω／□程度にした。次にウェットエッチングにて後工程
で形成されるソース・ドレイン領域１０２、１０２の上
の酸化膜除去を行い、その後熱酸化処理を施し基板全面
にシリコン酸化膜１０５（ＢｏｔｔｏｍＯｘ．）を成長
させる。次にシリコン酸化膜１０５の上にＣＶＤ法によ
りシリコン窒化膜１１０を被着させる。この時にウェッ
トエッチングにてできたゲート電極１０４の端部下の空
隙を完全に埋め込むことになる。その後酸素雰囲気中で
９００℃の熱酸化を施し酸化膜１０５（ＴｏｐＯｘ．）
を成長させる。本発明品は１２Å程度酸化膜を形成し
た。またＢｏｔｔｏｍＯｘ．膜厚は約３００Åから７０
０Å、Ｓｉ３Ｎ４膜厚は約２００Åから１０００Åにす
る。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４の膜厚は必
要な破壊電界によって決めた方が好ましい。図７に破壊
電界に対するＯｘ．Ｒａｔｉｏを示す。グラフの縦軸に
は破壊電界をとってあり、横軸にはＯｘ．Ｒａｔｉｏ
（＝ＢｏｔｔｏｍＯｘ．膜厚／（ＢｏｔｔｏｍＯｘ．膜
厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明品はＢｏ
ｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を５００Å
程度にした。次にポリシリコン１１１を堆積させた後、
不純物（燐、砒素またはＢＦ２）をポリシリコンにイオ
ン注入し、ポリシリコンを必要な抵抗値にする。ポリシ
リコンの膜厚は約３００Åから２０００Åと薄い。本発
明品は１０００Åを用いた。膜厚を薄くすることで抵抗
値のズレを小さくすることができる（図８）。
【００１３】図６（Ｃ）に示す工程Ｃにおいてフィール
ド絶縁膜１０９上のゲート電極１０４上部分及びフィー
ルド酸化膜１０９上の抵抗形成部にマスクをパタ−ニン
グする。そして、ポリシリコン１１１と酸化膜１０５
（ＴｏｐＯｘ．）及びシリコン窒化膜１１０を同時エッ
チングする。この時ゲート電極１０４上のポリシリコン
１１１はゲート電極１０４の面積より小さくする。ポリ
シリコン１１１がゲート電極１０４を跨いでいる所では
電界か集中するので破壊電圧が低くなるためである。次
に、先に形成した抵抗１１２の部分をフォトレジスト１
１３で覆い、高電流イオン注入装置を用いて半導体基板
へ不純物導入を行うと同時にポリシリコン１１１にも導
入し導電帯にする。本発明品のポリシリコンのシ−ト抵
抗は、１３０Ω／□程度にした。図６（Ｄ）に示す工程
Ｄにおいて先のフォトレジストを除去し、高温熱処理を
施し注入した不純物の活性化及び拡散を行ないＭＯＳト
ランジスタ−１１４を形成する。このようにゲート電極
と半導体基板中に形成されているソース拡散およびドレ
イン拡散とのオーバーラップ部分の間の絶縁膜を形成す
ると同時に一回の成膜、熱酸化とイオン注入で容量１１
５と抵抗１１２を形成することができる。またこの容量
素子１１５は、高い電圧に耐えられ信頼性の高い装置と
なっている。
ド絶縁膜１０９上のゲート電極１０４上部分及びフィー
ルド酸化膜１０９上の抵抗形成部にマスクをパタ−ニン
グする。そして、ポリシリコン１１１と酸化膜１０５
（ＴｏｐＯｘ．）及びシリコン窒化膜１１０を同時エッ
チングする。この時ゲート電極１０４上のポリシリコン
１１１はゲート電極１０４の面積より小さくする。ポリ
シリコン１１１がゲート電極１０４を跨いでいる所では
電界か集中するので破壊電圧が低くなるためである。次
に、先に形成した抵抗１１２の部分をフォトレジスト１
１３で覆い、高電流イオン注入装置を用いて半導体基板
へ不純物導入を行うと同時にポリシリコン１１１にも導
入し導電帯にする。本発明品のポリシリコンのシ−ト抵
抗は、１３０Ω／□程度にした。図６（Ｄ）に示す工程
Ｄにおいて先のフォトレジストを除去し、高温熱処理を
施し注入した不純物の活性化及び拡散を行ないＭＯＳト
ランジスタ−１１４を形成する。このようにゲート電極
と半導体基板中に形成されているソース拡散およびドレ
イン拡散とのオーバーラップ部分の間の絶縁膜を形成す
ると同時に一回の成膜、熱酸化とイオン注入で容量１１
５と抵抗１１２を形成することができる。またこの容量
素子１１５は、高い電圧に耐えられ信頼性の高い装置と
なっている。
【００１４】本発明にかかる半導体装置の第三実施例を
詳細に説明する。図９はＰ−ｃｈａｎｎｅｌ及びＮ−ｃ
ｈａｎｎｅｌのＭＯＳトランジスタからなるインバ−タ
と、本発明の容量素子及び抵抗素子からなる発振回路図
である。図１０（ａ）はその容量及び抵抗の構造を示す
平面図と及び図１０（ｂ）はその模式記号である。容量
素子と抵抗素子は図１０（ａ）のような構成をしてい
る。第一導電帯１、例えばプレデポジションにより低抵
抗化した膜厚２５００Å〜５０００Åのポリシリコンに
熱酸化処理してポリシリコン上にシリコン酸化膜を成長
させる。この第一導電帯はＭＯＳトランジスタのゲート
電極を用いてもよい。本発明ではポリシリコンを３００
０Å、シリコン酸化膜を５００Å程度にした。次にその
シリコン酸化膜の上にＣＶＤ法により膜厚約２００Åか
ら９００Åシリコン窒化膜を被着させる。本発明では２
００Å程度にした。その後酸素雰囲気中で９００℃の熱
酸化を施しシリコン窒化膜上に酸化膜を成長させる。本
発明品は２０Å程度酸化膜を形成した。次に第二導電帯
３、例えばポリシリコンを堆積させる。その後ＭＯＳト
ランジスタの拡散層（ソ−ス・ドレイン）を形成するた
めに半導体基板に不純物（燐、砒素またはＢＦ２）をイ
オン注入するが、同時に第二導電帯にも不純物を注入し
て第二導電帯の低抵抗化をする。本発明では例えば燐の
場合３〜５Ｅ１５／ｃｍ２、砒素の場合５〜７Ｅ１５／
ｃｍ２、ＢＦ２の場合３〜５Ｅ１５／ｃｍ２の濃度をイ
オン注入した。燐と砒素を混合させて注入してもよい。
抵抗素子は第二導電帯で形成され、抵抗値は第二導電帯
の長さで調節する。抵抗値は長さを長くするほど高くな
る。このポリシリコンの膜厚は第一導電帯１のポリシリ
コンと同等か、または約３００Åから２０００Åの厚さ
にする。本発明品は２０００Åを用いた。最後に第二導
電帯のポリシリコンを必要な長さにするためにフォトレ
ジストをパタ−ニングしてポリシリコンをエッチングす
る。この様にして、同一面積内に第一導電帯、絶縁層と
第二導電帯とで成る容量素子と、第二導電帯で成る抵抗
素子が、工程を増やすことなく、また小さい面積で作成
することができる。図１０ｂ）はその容量と抵抗の模式
的記号であり抵抗に容量が図のようにつながっていて、
発振回路の一部を形成している。さらにＯｘ．Ｒａｔｉ
ｏは０．７となり、図５よりＢｒｅａｋＤｏｗｎＦｉｅ
ｌｄは８ＭＶ／ｃｍとなるため１５Ｖ以上の電圧が印加
されても破壊しない構造になっている。
詳細に説明する。図９はＰ−ｃｈａｎｎｅｌ及びＮ−ｃ
ｈａｎｎｅｌのＭＯＳトランジスタからなるインバ−タ
と、本発明の容量素子及び抵抗素子からなる発振回路図
である。図１０（ａ）はその容量及び抵抗の構造を示す
平面図と及び図１０（ｂ）はその模式記号である。容量
素子と抵抗素子は図１０（ａ）のような構成をしてい
る。第一導電帯１、例えばプレデポジションにより低抵
抗化した膜厚２５００Å〜５０００Åのポリシリコンに
熱酸化処理してポリシリコン上にシリコン酸化膜を成長
させる。この第一導電帯はＭＯＳトランジスタのゲート
電極を用いてもよい。本発明ではポリシリコンを３００
０Å、シリコン酸化膜を５００Å程度にした。次にその
シリコン酸化膜の上にＣＶＤ法により膜厚約２００Åか
ら９００Åシリコン窒化膜を被着させる。本発明では２
００Å程度にした。その後酸素雰囲気中で９００℃の熱
酸化を施しシリコン窒化膜上に酸化膜を成長させる。本
発明品は２０Å程度酸化膜を形成した。次に第二導電帯
３、例えばポリシリコンを堆積させる。その後ＭＯＳト
ランジスタの拡散層（ソ−ス・ドレイン）を形成するた
めに半導体基板に不純物（燐、砒素またはＢＦ２）をイ
オン注入するが、同時に第二導電帯にも不純物を注入し
て第二導電帯の低抵抗化をする。本発明では例えば燐の
場合３〜５Ｅ１５／ｃｍ２、砒素の場合５〜７Ｅ１５／
ｃｍ２、ＢＦ２の場合３〜５Ｅ１５／ｃｍ２の濃度をイ
オン注入した。燐と砒素を混合させて注入してもよい。
抵抗素子は第二導電帯で形成され、抵抗値は第二導電帯
の長さで調節する。抵抗値は長さを長くするほど高くな
る。このポリシリコンの膜厚は第一導電帯１のポリシリ
コンと同等か、または約３００Åから２０００Åの厚さ
にする。本発明品は２０００Åを用いた。最後に第二導
電帯のポリシリコンを必要な長さにするためにフォトレ
ジストをパタ−ニングしてポリシリコンをエッチングす
る。この様にして、同一面積内に第一導電帯、絶縁層と
第二導電帯とで成る容量素子と、第二導電帯で成る抵抗
素子が、工程を増やすことなく、また小さい面積で作成
することができる。図１０ｂ）はその容量と抵抗の模式
的記号であり抵抗に容量が図のようにつながっていて、
発振回路の一部を形成している。さらにＯｘ．Ｒａｔｉ
ｏは０．７となり、図５よりＢｒｅａｋＤｏｗｎＦｉｅ
ｌｄは８ＭＶ／ｃｍとなるため１５Ｖ以上の電圧が印加
されても破壊しない構造になっている。
【００１５】図１１は本発明にかかわる製造方法の第三
実施例である。工程Ａにおいて半導体基板１０１上に熱
酸化膜１０５を形成し、基板と同極性の不純物をイオン
注入する。本発明燐または砒素を１〜８Ｅ１４／ｃｍ２
注入した。このイオン注入は回路によっては行わなくて
も良い。工程Ｂにおいて先の熱酸化膜１０５を除去して
ゲート酸化膜１０３を形成する。ゲート酸化膜厚は９０
０Å程度にした。
実施例である。工程Ａにおいて半導体基板１０１上に熱
酸化膜１０５を形成し、基板と同極性の不純物をイオン
注入する。本発明燐または砒素を１〜８Ｅ１４／ｃｍ２
注入した。このイオン注入は回路によっては行わなくて
も良い。工程Ｂにおいて先の熱酸化膜１０５を除去して
ゲート酸化膜１０３を形成する。ゲート酸化膜厚は９０
０Å程度にした。
【００１６】工程Ｃにおいて膜厚３０００Åから４００
０Åのポリシリコンを堆積させ、熱処理（プレデポジシ
ョン）を行ない高濃度の燐をポリシリコンに入れる。そ
の後エッチングを行いゲート電極１０４をゲート酸化膜
１０３上に形成する。ゲート電極のシ−ト抵抗は、３０
Ω／□程度にした。次に熱酸化処理を施しゲート電極１
０４上にシリコン酸化膜（ＢｏｔｔｏｍＯｘ．）を成長
させる。
０Åのポリシリコンを堆積させ、熱処理（プレデポジシ
ョン）を行ない高濃度の燐をポリシリコンに入れる。そ
の後エッチングを行いゲート電極１０４をゲート酸化膜
１０３上に形成する。ゲート電極のシ−ト抵抗は、３０
Ω／□程度にした。次に熱酸化処理を施しゲート電極１
０４上にシリコン酸化膜（ＢｏｔｔｏｍＯｘ．）を成長
させる。
【００１７】工程ＤにおいてＢｏｔｔｏｍ酸化膜の上に
ＣＶＤ法によりシリコン窒化膜１１０を被着させる。そ
の後酸素雰囲気中で９００℃の熱酸化を施し酸化膜（Ｔ
ｏｐＯｘ．）を成長させる。本発明品は１００Å程度酸
化膜を形成した。またＢｏｔｔｏｍＯｘ．膜厚は約３０
０Åから７００Å、Ｓｉ３Ｎ４膜厚は約２００Åから８
００Åにする。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４
の膜厚は必要な破壊電界によって決めた方が好ましい。
図７に破壊電界に対するＯｘ．Ｒａｔｉｏを示す。グラ
フの縦軸には破壊電界をとってあり、横軸にはＯｘ．Ｒ
ａｔｉｏ（＝ＢｏｔｔｏｍＯｘ．膜厚／（Ｂｏｔｔｏｍ
Ｏｘ．膜厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明
品はＢｏｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を
５００Å程度にした。次にポリシリコン１１１を堆積さ
せる。ポリシリコンの膜厚は約３００Åから２０００Å
と薄い。本発明品は１５００Åを用いた。
ＣＶＤ法によりシリコン窒化膜１１０を被着させる。そ
の後酸素雰囲気中で９００℃の熱酸化を施し酸化膜（Ｔ
ｏｐＯｘ．）を成長させる。本発明品は１００Å程度酸
化膜を形成した。またＢｏｔｔｏｍＯｘ．膜厚は約３０
０Åから７００Å、Ｓｉ３Ｎ４膜厚は約２００Åから８
００Åにする。ただしＢｏｔｔｏｍＯｘ．とＳｉ３Ｎ４
の膜厚は必要な破壊電界によって決めた方が好ましい。
図７に破壊電界に対するＯｘ．Ｒａｔｉｏを示す。グラ
フの縦軸には破壊電界をとってあり、横軸にはＯｘ．Ｒ
ａｔｉｏ（＝ＢｏｔｔｏｍＯｘ．膜厚／（Ｂｏｔｔｏｍ
Ｏｘ．膜厚＋Ｓｉ３Ｎ４膜厚））をとってある。本発明
品はＢｏｔｔｏｍＯｘ．を６００Å程度、Ｓｉ３Ｎ４を
５００Å程度にした。次にポリシリコン１１１を堆積さ
せる。ポリシリコンの膜厚は約３００Åから２０００Å
と薄い。本発明品は１５００Åを用いた。
【００１８】工程Ｅにおいてパタ−ニング後ポリシリコ
ンとＴｏｐＯｘ．及びシリコン窒化膜を同時エッチング
する。この時ゲート電極上のポリシリコン１１１はゲー
ト電極の面積より小さくする。ポリシリコンがゲート電
極を跨いでいる所では電界か集中するので破壊電圧が低
くなるためである。次に高電流イオン注入装置を用いて
基板全面へ不純物（燐、砒素またはＢＦ２）を行う。本
発明では燐や砒素を注入した。ポリシリコン１１１はこ
の不純物注入により、導電帯化される。工程Ｄにおいて
高温熱処理を施し注入した不純物の活性化及び拡散を行
う。
ンとＴｏｐＯｘ．及びシリコン窒化膜を同時エッチング
する。この時ゲート電極上のポリシリコン１１１はゲー
ト電極の面積より小さくする。ポリシリコンがゲート電
極を跨いでいる所では電界か集中するので破壊電圧が低
くなるためである。次に高電流イオン注入装置を用いて
基板全面へ不純物（燐、砒素またはＢＦ２）を行う。本
発明では燐や砒素を注入した。ポリシリコン１１１はこ
の不純物注入により、導電帯化される。工程Ｄにおいて
高温熱処理を施し注入した不純物の活性化及び拡散を行
う。
【００１９】図１２は本発明の製造方法による半導体装
置の第四実施例の断面図である。ＣＶＤ法等により中間
絶縁膜１０７を成膜し、引き続き熱処理により平坦化す
る。次に真空蒸着あるいはスパッタリング等により金属
材料を全面に成膜した後フォトリソグラフィ及びエッチ
ングを行いメタル１１７をポリシリコン１１１上にパタ
ーニングする。これによりメタル１１７とポリシリコン
１１１で成る容量素子と、ポリシリコン１１１とゲート
電極１０４で成る容量素子と、ゲート電極１０４と半導
体基板１０１で成る容量素子の三種類を同じ面積内に作
ることができるため、小さい面積で高容量を作ることが
でき、ＩＣを小さくすることができる。図１３ａ）は図
１２を簡易的に描いた断面図であり、ｂ）はａ）の模式
図である。図ように縦に重なっている容量素子を結ぶこ
とより、並列結線になり容量を大きくできる。メタルが
無い時には二種類の容量素子となるが、他の二種類の容
量で十分に高容量化できＩＣを小さくすることができ
る。この容量は当然ながら高耐圧で信頼性の高い装置と
成っている。
置の第四実施例の断面図である。ＣＶＤ法等により中間
絶縁膜１０７を成膜し、引き続き熱処理により平坦化す
る。次に真空蒸着あるいはスパッタリング等により金属
材料を全面に成膜した後フォトリソグラフィ及びエッチ
ングを行いメタル１１７をポリシリコン１１１上にパタ
ーニングする。これによりメタル１１７とポリシリコン
１１１で成る容量素子と、ポリシリコン１１１とゲート
電極１０４で成る容量素子と、ゲート電極１０４と半導
体基板１０１で成る容量素子の三種類を同じ面積内に作
ることができるため、小さい面積で高容量を作ることが
でき、ＩＣを小さくすることができる。図１３ａ）は図
１２を簡易的に描いた断面図であり、ｂ）はａ）の模式
図である。図ように縦に重なっている容量素子を結ぶこ
とより、並列結線になり容量を大きくできる。メタルが
無い時には二種類の容量素子となるが、他の二種類の容
量で十分に高容量化できＩＣを小さくすることができ
る。この容量は当然ながら高耐圧で信頼性の高い装置と
成っている。
【００２０】
【発明の効果】上述したように、本発明はゲート電極と
ソース拡散およびドレイン拡散のオーバーラップ部分に
空隙が生じない様にＣＶＤ法による酸化膜もしくは窒化
膜等の絶縁物を埋め込み、絶縁膜を複数種の絶縁膜とす
ることで信頼性の高いＭＯＳ型半導体装置とすることが
できる。
ソース拡散およびドレイン拡散のオーバーラップ部分に
空隙が生じない様にＣＶＤ法による酸化膜もしくは窒化
膜等の絶縁物を埋め込み、絶縁膜を複数種の絶縁膜とす
ることで信頼性の高いＭＯＳ型半導体装置とすることが
できる。
【図１】本発明の半導体装置の第一実施例を示す模式的
断面図である。
断面図である。
【図２】本発明の半導体装置の第一実施例の製造方法を
示す工程順断面図。
示す工程順断面図。
【図３】従来の半導体装置の製造方法を示す工程順断面
図。
図。
【図４】本発明の半導体装置の第二実施例の模式的断面
図である。
図である。
【図５】容量の電圧とリーク電流との関係を示すグラフ
である。
である。
【図６】本発明の半導体装置の第二実施例の製造方法を
示す工程順断面図。
示す工程順断面図。
【図７】絶縁膜のＯｘ．Ｒａｔｉｏと耐圧との関係を示
すグラフである。
すグラフである。
【図８】ポリシリコン膜厚絶縁膜と抵抗値のズレとの関
係を示すグラフである。
係を示すグラフである。
【図９】発振回路図である。
【図１０】本発明の半導体装置の第三実施例を示す模式
的図である。
的図である。
【図１１】本発明の半導体装置の第三実施例の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図１２】本発明の半導体装置の第四実施例の模式的断
面図である。
面図である。
【図１３】本発明の半導体装置の第四実施例の模式的図
である。
である。
１０１ 半導体基板 １０２ ソース拡散もしくはドレイン拡散層 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ 熱酸化膜 １０６ 絶縁膜 １０７ 中間絶縁膜 １０８ 空隙 １０９ フィールド酸化膜 １１０ シリコン窒化膜 １１１ ポリシリコン １１２ 抵抗素子 １１３ フォトレジスト １１４ ＭＯＳトランジスタ− １１５ 容量素子 １１６ Ｎ型拡散層 １１７ メタル
Claims (13)
- 【請求項１】 ゲート電極と半導体基板中に形成されて
いるソース拡散およびドレイン拡散とのオーバーラップ
部分の間の絶縁膜が複数種の絶縁膜からなることを特徴
とするＭＯＳ型半導体装置。 - 【請求項２】 前記ゲート電極と前記半導体基板の間の
絶縁膜はシリコン酸化膜であり、かつ５００Å以上の膜
厚であることを特徴とする請求項１記載のＭＯＳ型半導
体装置。 - 【請求項３】 前記ゲート電極と前記ソース拡散および
前記ドレイン拡散とのオーバーラップ部分の間の絶縁膜
の少なくとも一種はシリコン酸化膜であり、少なくとも
一種はシリコン窒化膜であることを特徴とする請求項１
記載のＭＯＳ型半導体装置。 - 【請求項４】 前記ゲート電極と前記ソース拡散および
前記ドレイン拡散とのオーバーラップ部分の間の絶縁膜
の少なくとも一種はシリコン熱酸化膜であり、少なくと
も一種はＣＶＤ法によるシリコン酸化膜あることを特徴
とする請求項１記載のＭＯＳ型半導体装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート絶縁膜をウェットでエッチングする工程
と、熱酸化法により前記半導体基板上および前記ゲート
電極表面に酸化膜を形成する工程と、ＣＶＤ法により絶
縁膜を被着する工程と、該絶縁膜をドライエッチング法
によりエッチングする工程と、不純物を前記半導体基板
中に導入する工程とを有することを特徴とする請求項１
記載のＭＯＳ型半導体装置の製造方法。 - 【請求項６】 前記ＣＶＤ法により被着する前記絶縁膜
は膜厚３００Åから１０００Åの範囲である酸化膜もし
くは窒化膜であることを特徴とする請求項５記載のＭＯ
Ｓ型半導体装置の製造方法。 - 【請求項７】 前記ゲート電極と導電帯とで前記シリコ
ン酸化膜と前記シリコン窒化膜及び前記シリコン酸化膜
の三層からなる絶縁層を挟んでいることを特徴とする半
導体装置。 - 【請求項８】 半導体基板上にフィールド酸化膜を形成
する工程と、前記フィールド酸化膜上にゲート電極を形
成する工程と、熱酸化法により前記基板全面に酸化膜を
形成する工程と、ＣＶＤ法により前記シリコン窒化膜を
被着する工程と、前記シリコン窒化膜上に熱酸化法によ
り酸化膜を形成する工程と、前記酸化膜上にＣＶＤ法に
よりポリシリコンを被着する工程と、不純物を前記ポリ
シリコンに導入する工程と、前記ポリシリコンと前記酸
化膜及び前記シリコン窒化膜をドライエッチング法によ
り同時にエッチングする工程と、不純物を前記基板全面
に導入する工程とを有することを特徴とする請求項７記
載の半導体装置の製造方法。 - 【請求項９】 前記ポリシリコンは前記ゲート電極より
も面積が小さくなっていることを特徴とする請求項７記
載の半導体装置。 - 【請求項１０】 前記ポリシリコンは膜厚３００Åから
２０００Åの範囲であることを特徴とする請求項７記載
の半導体装置。 - 【請求項１１】 容量素子と抵抗素子及びインバーター
で構成される発振回路において、前記ゲート電極と前記
絶縁膜層と前記ポリシリコンとで形成される容量素子
と、前記ポリシリコンで形成される抵抗素子とで形成さ
れた半導体装置。 - 【請求項１２】 ＭＯＳ型半導体の上に複数種の絶縁層
からなる容量を有することを特徴とする半導体装置。 - 【請求項１３】 半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上にゲート電極を形成する工
程と、熱酸化法により前記半導体基板全面に酸化膜を形
成する工程と、ＣＶＤ法により前記酸化膜上にシリコン
窒化膜を被着する工程と、前記シリコン窒化膜上に熱酸
化法により酸化膜を形成する工程と、前記酸化膜上にＣ
ＶＤ法によりポリシリコンを被着する工程と、前記ポリ
シリコンと前記酸化膜及び前記シリコン窒化膜を同時に
エッチングする工程と、不純物を前記半導体基板及び前
記ポリシリコンに導入する工程とを有することを特徴と
する請求項１２記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP20199197A JP3312683B2 (ja) | 1996-08-02 | 1997-07-28 | Ｍｏｓ型半導体装置とその製造方法 |
| US08/906,179 US6037627A (en) | 1996-08-02 | 1997-08-04 | MOS semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-205034 | 1996-08-02 | ||
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|---|---|---|---|
| JP2002034033A Division JP4202031B2 (ja) | 1996-08-02 | 2002-02-12 | Ｍｏｓ型半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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ID=26513119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20199197A Expired - Lifetime JP3312683B2 (ja) | 1996-08-02 | 1997-07-28 | Ｍｏｓ型半導体装置とその製造方法 |
Country Status (1)
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| JP (1) | JP3312683B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11265989A (ja) * | 1997-12-06 | 1999-09-28 | Samsung Electronics Co Ltd | 高誘電体キャパシター及びその製造方法 |
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| JP2009152556A (ja) * | 2007-11-28 | 2009-07-09 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1997
- 1997-07-28 JP JP20199197A patent/JP3312683B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11265989A (ja) * | 1997-12-06 | 1999-09-28 | Samsung Electronics Co Ltd | 高誘電体キャパシター及びその製造方法 |
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| Publication number | Publication date |
|---|---|
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