JPH0620468A - リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 - Google Patents
リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置Info
- Publication number
- JPH0620468A JPH0620468A JP4176331A JP17633192A JPH0620468A JP H0620468 A JPH0620468 A JP H0620468A JP 4176331 A JP4176331 A JP 4176331A JP 17633192 A JP17633192 A JP 17633192A JP H0620468 A JPH0620468 A JP H0620468A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- memory
- circuit
- refresh request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 130
- 230000004044 response Effects 0.000 claims abstract description 30
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 他のメモリアクセス要求がリフレッシュと競
合を起こして待たされる待ち時間を短くし、データ転送
速度を上げ、消費電力を小さくする。 【構成】 最低順位リフレッシュ要求発生部２は、カウ
ンタ１のカウント値が第１の特定の値であるときに、最
低順位リフレッシュ要求信号RQL を発生する。最高順位
リフレッシュ要求発生部３は、カウント値が第２の特定
の値であり、リフレッシュ終了信号を受けていないとき
に、最高順位リフレッシュ要求信号RQH を発生する。制
御部４は、外部のメモリアクセス要求調停回路から応答
信号RACKがあると、最低順位リフレッシュ要求発生部２
と最高順位リフレッシュ要求発生部３とクリアし、セッ
ト信号を出力する。リフレッシュ終了フラグレジスタ５
は、セット信号によってセットされてリフレッシュ終了
信号を出力すると共に、カウント値が第３の特定の値の
ときにリセットされる。
合を起こして待たされる待ち時間を短くし、データ転送
速度を上げ、消費電力を小さくする。 【構成】 最低順位リフレッシュ要求発生部２は、カウ
ンタ１のカウント値が第１の特定の値であるときに、最
低順位リフレッシュ要求信号RQL を発生する。最高順位
リフレッシュ要求発生部３は、カウント値が第２の特定
の値であり、リフレッシュ終了信号を受けていないとき
に、最高順位リフレッシュ要求信号RQH を発生する。制
御部４は、外部のメモリアクセス要求調停回路から応答
信号RACKがあると、最低順位リフレッシュ要求発生部２
と最高順位リフレッシュ要求発生部３とクリアし、セッ
ト信号を出力する。リフレッシュ終了フラグレジスタ５
は、セット信号によってセットされてリフレッシュ終了
信号を出力すると共に、カウント値が第３の特定の値の
ときにリセットされる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
リフレッシュが必要な揮発性メモリを有するメモリ装置
に関する。
リフレッシュが必要な揮発性メモリを有するメモリ装置
に関する。
【０００２】
【従来の技術】メモリ装置に、記憶保持のためにリフレ
ッシュが必要な揮発性メモリを有するメモリ装置があ
る。このようなメモリ装置は、情報処理システムの主記
憶装置や補助記憶装置として用いられる。メモリ装置
は、メモリに対してデータの書き込みや読み出しやリフ
レッシュの動作を制御するメモリ制御回路を備えてい
る。また、メモリ制御回路は、リフレッシュ要求信号を
発生するためのリフレッシュ要求発生回路を備えてい
る。
ッシュが必要な揮発性メモリを有するメモリ装置があ
る。このようなメモリ装置は、情報処理システムの主記
憶装置や補助記憶装置として用いられる。メモリ装置
は、メモリに対してデータの書き込みや読み出しやリフ
レッシュの動作を制御するメモリ制御回路を備えてい
る。また、メモリ制御回路は、リフレッシュ要求信号を
発生するためのリフレッシュ要求発生回路を備えてい
る。
【０００３】図６に従来のリフレッシュ要求発生回路の
構成を示す。リフレッシュ要求発生回路は、カウンタ１
´と、最低順位リフレッシュ要求発生部２´と、最高順
位リフレッシュ要求発生部３´と、制御部４´と備えて
いる。
構成を示す。リフレッシュ要求発生回路は、カウンタ１
´と、最低順位リフレッシュ要求発生部２´と、最高順
位リフレッシュ要求発生部３´と、制御部４´と備えて
いる。
【０００４】カウンタ１´はタイミング信号により１ず
つカウント値がカウントアップするカウンタで、カウン
ト値は最低順位リフレッシュ要求発生部２´と最高順位
リフレッシュ要求発生部３´とに供給される。
つカウント値がカウントアップするカウンタで、カウン
ト値は最低順位リフレッシュ要求発生部２´と最高順位
リフレッシュ要求発生部３´とに供給される。
【０００５】最低順位リフレッシュ要求発生部２´に
は、第１の特定の値ｍが割り当てられている。カウント
値が第１の特定の値ｍになったとき、最低順位リフレッ
シュ要求発生部２は、他のメモリアクセスに比較して優
先順位が最も低い最低順位リフレッシュ要求信号RQL を
出力する。
は、第１の特定の値ｍが割り当てられている。カウント
値が第１の特定の値ｍになったとき、最低順位リフレッ
シュ要求発生部２は、他のメモリアクセスに比較して優
先順位が最も低い最低順位リフレッシュ要求信号RQL を
出力する。
【０００６】最高順位リフレッシュ要求発生部３´に
は、第１の特定の値ｍより大きい第２の特定の値ｎが割
り当てられている。カウント値が第２の特定の値ｎにな
ったとき、最高順位リフレッシュ要求発生部３´は、他
のメモリアクセスに比較して優先順位が最も高い最高順
位リフレッシュ要求信号RQH を出力する。
は、第１の特定の値ｍより大きい第２の特定の値ｎが割
り当てられている。カウント値が第２の特定の値ｎにな
ったとき、最高順位リフレッシュ要求発生部３´は、他
のメモリアクセスに比較して優先順位が最も高い最高順
位リフレッシュ要求信号RQH を出力する。
【０００７】最低順位リフレッシュ要求信号RQL と最高
順位リフレッシュ要求信号RQH とは外部のメモリアクセ
ス要求調停回路に供給される。メモリアクセス要求調停
回路は、リフレッシュが実行されたことを示す応答信号
RACKを当該リフレッシュ要求発生回路に返す。この応答
信号RACKは制御部４´に供給される。
順位リフレッシュ要求信号RQH とは外部のメモリアクセ
ス要求調停回路に供給される。メモリアクセス要求調停
回路は、リフレッシュが実行されたことを示す応答信号
RACKを当該リフレッシュ要求発生回路に返す。この応答
信号RACKは制御部４´に供給される。
【０００８】この応答信号RACKに応答して、制御部４´
はカウンタ１´と最低順位リフレッシュ要求発生部２´
と最高順位リフレッシュ要求発生部３´とをクリアす
る。
はカウンタ１´と最低順位リフレッシュ要求発生部２´
と最高順位リフレッシュ要求発生部３´とをクリアす
る。
【０００９】図７に、図６に示したリフレッシュ要求発
生回路の動作のタイミング図を示す。図７において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。
生回路の動作のタイミング図を示す。図７において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。
【００１０】図７（ａ）に示されるように、最低順位リ
フレッシュ要求信号RQL によりリフレッシュが実行され
た場合、カウンタ１´のカウント値が第１の特定の値ｍ
になったときに、最低順位リフレッシュ要求発生部２´
は最低順位リフレッシュ要求信号RQL を出力し、この最
低順位リフレッシュ要求信号RQL に応答してメモリアク
セス要求調停回路は応答信号RACKを制御部４´へ返送す
る。この応答信号RACKを受け取ると、制御部４´はカウ
ンタ１´と最低順位リフレッシュ要求発生部２´とをク
リアする。したがって、この場合、リフレッシュ間隔T2
で、最低順位リフレッシュ要求信号RQL によりリフレッ
シュが実行される。
フレッシュ要求信号RQL によりリフレッシュが実行され
た場合、カウンタ１´のカウント値が第１の特定の値ｍ
になったときに、最低順位リフレッシュ要求発生部２´
は最低順位リフレッシュ要求信号RQL を出力し、この最
低順位リフレッシュ要求信号RQL に応答してメモリアク
セス要求調停回路は応答信号RACKを制御部４´へ返送す
る。この応答信号RACKを受け取ると、制御部４´はカウ
ンタ１´と最低順位リフレッシュ要求発生部２´とをク
リアする。したがって、この場合、リフレッシュ間隔T2
で、最低順位リフレッシュ要求信号RQL によりリフレッ
シュが実行される。
【００１１】一方、図７（ｂ）に示されるように、最高
順位リフレッシュ要求信号RQH によりリフレッシュが実
行された場合、カウンタ１´のカウント値が第１の特定
の値ｍになったときに、最低順位リフレッシュ要求発生
部２´は最低順位リフレッシュ要求信号RQL を出力し、
カウンタ１´のカウント値が第２の特定の値ｎになった
ときに、最高順位リフレッシュ要求発生部３´は最高順
位リフレッシュ要求信号RQH を出力し、この最高順位リ
フレッシュ要求信号RQH に応答してモリアクセス要求調
停回路は応答信号RACKを制御部４´へ返送する。応答信
号RACKを受け取ると、制御部４´はカウンタ１´と最低
順位リフレッシュ要求発生部２´と最高順位リフレッシ
ュ要求発生部３´とをクリアする。したがって、この場
合、リフレッシュ間隔T3で、最高順位リフレッシュ要求
信号RQH によりリフレシュが実行される。
順位リフレッシュ要求信号RQH によりリフレッシュが実
行された場合、カウンタ１´のカウント値が第１の特定
の値ｍになったときに、最低順位リフレッシュ要求発生
部２´は最低順位リフレッシュ要求信号RQL を出力し、
カウンタ１´のカウント値が第２の特定の値ｎになった
ときに、最高順位リフレッシュ要求発生部３´は最高順
位リフレッシュ要求信号RQH を出力し、この最高順位リ
フレッシュ要求信号RQH に応答してモリアクセス要求調
停回路は応答信号RACKを制御部４´へ返送する。応答信
号RACKを受け取ると、制御部４´はカウンタ１´と最低
順位リフレッシュ要求発生部２´と最高順位リフレッシ
ュ要求発生部３´とをクリアする。したがって、この場
合、リフレッシュ間隔T3で、最高順位リフレッシュ要求
信号RQH によりリフレシュが実行される。
【００１２】図８に、図６に示したリフレッシュ要求発
生回路を備えたメモリ装置のメモリのリフレッシュサイ
クルのタイミングを示す。図８において、TRはリフレッ
シュサイクルを示し、T2は図７（ａ）における最低順位
リフレッシュ要求信号RQL によりリフレッシュが実行さ
れる場合のリフレッシュ間隔を示し、T3は図７（ｂ）に
おける最高順位リフレッシュ要求信号RQH によりリフレ
ッシュが実行される場合のリフレッシュ間隔を示す。
生回路を備えたメモリ装置のメモリのリフレッシュサイ
クルのタイミングを示す。図８において、TRはリフレッ
シュサイクルを示し、T2は図７（ａ）における最低順位
リフレッシュ要求信号RQL によりリフレッシュが実行さ
れる場合のリフレッシュ間隔を示し、T3は図７（ｂ）に
おける最高順位リフレッシュ要求信号RQH によりリフレ
ッシュが実行される場合のリフレッシュ間隔を示す。
【００１３】ここで、第２の特定の値ｎは、最高順位リ
フレッシュ要求信号RQH のみによりリフレッシュ間隔T3
でリフレッシュが実行され続ける場合でも、リフレッシ
ュサイクルTRの間に規定回数以上のリフレッシュを実行
し、メモリのデータを保持するように設定される。
フレッシュ要求信号RQH のみによりリフレッシュ間隔T3
でリフレッシュが実行され続ける場合でも、リフレッシ
ュサイクルTRの間に規定回数以上のリフレッシュを実行
し、メモリのデータを保持するように設定される。
【００１４】リフレッシュ間隔T2はリフレッシュ間隔T3
より短いため、これらのリフレッシュ実行の繰り返しに
よるリフレッシュ動作は、通常、図８に示すように、リ
フレッシュ間隔が不定のために、リフレッシュサイクル
TRの間に規定回数を越えた不要なリフレッシュがたくさ
ん実行される。
より短いため、これらのリフレッシュ実行の繰り返しに
よるリフレッシュ動作は、通常、図８に示すように、リ
フレッシュ間隔が不定のために、リフレッシュサイクル
TRの間に規定回数を越えた不要なリフレッシュがたくさ
ん実行される。
【００１５】
【発明が解決しようとする課題】上述したように、従来
のリフレッシュ要求発生回路を備えたメモリ装置では、
リフレッシュサイクルTRの間に規定回数を越えた不要な
リフレッシュがたくさん実行される。このために、他の
メモリアクセス要求信号がリフレッシュ要求信号と競合
を起こし、待たされる待ち時間が長くなり、データ転送
速度が低下し、消費電力が大きくなるという問題点があ
った。
のリフレッシュ要求発生回路を備えたメモリ装置では、
リフレッシュサイクルTRの間に規定回数を越えた不要な
リフレッシュがたくさん実行される。このために、他の
メモリアクセス要求信号がリフレッシュ要求信号と競合
を起こし、待たされる待ち時間が長くなり、データ転送
速度が低下し、消費電力が大きくなるという問題点があ
った。
【００１６】そこで本発明の技術的課題は、上述した問
題点を解消して、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待たされる待ち時間を
短くし、データ転送速度を上げ、消費電力を小さくでき
る、リフレッシュ要求発生回路を備えたメモリ装置を提
供することにある。
題点を解消して、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待たされる待ち時間を
短くし、データ転送速度を上げ、消費電力を小さくでき
る、リフレッシュ要求発生回路を備えたメモリ装置を提
供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、タイミ
ング信号に同期して、外部のメモリアクセス要求調停回
路から供給される、メモリのリフレッシュが実行された
ことを示す応答信号に基づいて、メモリアクセス要求調
停回路に対してリフレッシュ要求信号を発生するリフレ
ッシュ要求発生回路に於いて、タイミング信号により１
ずつカウント値を増加し、一定の周期を計測するカウン
タと；カウント値が第１の特定の値であるときに、メモ
リアクセス要求調停回路に対して、リフレッシュ要求信
号として、他のメモリアクセスに比較して優先順位が最
も低いメモリのリフレッシュ要求を表す最低順位リフレ
ッシュ要求信号を発生する最低順位リフレッシュ要求発
生部と；カウント値が第１の特定の値より大きい第２の
特定の値であるときに、リフレッシュ終了信号を受けて
いなければ、メモリアクセス要求調停回路に対して、リ
フレッシュ要求信号として、他のメモリアクセスに比較
して優先順位が最も高いメモリのリフレッシュ要求を表
す最高順位リクエスト要求信号を発生する最高順位リフ
レッシュ要求発生部と；応答信号に応答して、最低順位
リフレッシュ要求発生部と最高順位リフレッシュ要求発
生部とをクリアすると共に、セット信号を出力する制御
部と；セット信号によってセットされてリフレッシュ終
了信号を出力すると共に、カウント値が第２の特定の値
より大きい第３の特定の値の時にリセットされるリフレ
ッシュ終了フラグレジスタとを有することを特徴とする
リフレッシュ要求発生回路が得られる。
ング信号に同期して、外部のメモリアクセス要求調停回
路から供給される、メモリのリフレッシュが実行された
ことを示す応答信号に基づいて、メモリアクセス要求調
停回路に対してリフレッシュ要求信号を発生するリフレ
ッシュ要求発生回路に於いて、タイミング信号により１
ずつカウント値を増加し、一定の周期を計測するカウン
タと；カウント値が第１の特定の値であるときに、メモ
リアクセス要求調停回路に対して、リフレッシュ要求信
号として、他のメモリアクセスに比較して優先順位が最
も低いメモリのリフレッシュ要求を表す最低順位リフレ
ッシュ要求信号を発生する最低順位リフレッシュ要求発
生部と；カウント値が第１の特定の値より大きい第２の
特定の値であるときに、リフレッシュ終了信号を受けて
いなければ、メモリアクセス要求調停回路に対して、リ
フレッシュ要求信号として、他のメモリアクセスに比較
して優先順位が最も高いメモリのリフレッシュ要求を表
す最高順位リクエスト要求信号を発生する最高順位リフ
レッシュ要求発生部と；応答信号に応答して、最低順位
リフレッシュ要求発生部と最高順位リフレッシュ要求発
生部とをクリアすると共に、セット信号を出力する制御
部と；セット信号によってセットされてリフレッシュ終
了信号を出力すると共に、カウント値が第２の特定の値
より大きい第３の特定の値の時にリセットされるリフレ
ッシュ終了フラグレジスタとを有することを特徴とする
リフレッシュ要求発生回路が得られる。
【００１８】また、本発明によれば、上記リフレッシュ
要求発生回路と；メモリ制御信号を外部のメモリに対し
て発生するメモリ制御信号発生回路と；リフレッシュ要
求発生回路で発生したリフレッシュ要求信号と外部回路
からのメモリアクセス要求信号とを調停をして、メモリ
制御信号発生回路にメモリ制御信号を発生させるように
制御すると共に、リフレッシュ要求発生回路および外部
回路に対して、それぞれ、リフレッシュ要求信号および
メモリアクセス要求信号が実行されたことを示す応答信
号を発生するメモリアクセス要求調停回路とを有するこ
とを特徴とするメモリ制御回路が得られる。
要求発生回路と；メモリ制御信号を外部のメモリに対し
て発生するメモリ制御信号発生回路と；リフレッシュ要
求発生回路で発生したリフレッシュ要求信号と外部回路
からのメモリアクセス要求信号とを調停をして、メモリ
制御信号発生回路にメモリ制御信号を発生させるように
制御すると共に、リフレッシュ要求発生回路および外部
回路に対して、それぞれ、リフレッシュ要求信号および
メモリアクセス要求信号が実行されたことを示す応答信
号を発生するメモリアクセス要求調停回路とを有するこ
とを特徴とするメモリ制御回路が得られる。
【００１９】更に、本発明によれば、上位装置とのイン
タフェースを制御する入出力制御回路と；データを記憶
すると共に記憶したデータを出力する、リフレッシュ動
作が必要なメモリと；入出力制御回路とメモリとの間の
データ転送を制御するデータ制御回路と；入出力制御回
路とデータ制御回路とを制御すると共に、メモリアクセ
ス要求信号を出力する全体制御回路と；メモリアクセス
要求信号を受け取り、全体制御回路へメモリアクセス要
求信号が実行されたことを示す応答信号を出力し、メモ
リを制御する上記メモリ制御回路とを有することを特徴
とするメモリ装置が得られる。
タフェースを制御する入出力制御回路と；データを記憶
すると共に記憶したデータを出力する、リフレッシュ動
作が必要なメモリと；入出力制御回路とメモリとの間の
データ転送を制御するデータ制御回路と；入出力制御回
路とデータ制御回路とを制御すると共に、メモリアクセ
ス要求信号を出力する全体制御回路と；メモリアクセス
要求信号を受け取り、全体制御回路へメモリアクセス要
求信号が実行されたことを示す応答信号を出力し、メモ
リを制御する上記メモリ制御回路とを有することを特徴
とするメモリ装置が得られる。
【００２０】
【実施例】以下，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１を参照すると、本発明の一実施例によ
るリフレッシュ要求発生回路は、カウンタ１と、最低順
位リフレッシュ要求発生部２と、最高順位リフレッシュ
要求発生部３と、制御部４と、リフレッシュ終了フラグ
レジスタ５とを備えている。
るリフレッシュ要求発生回路は、カウンタ１と、最低順
位リフレッシュ要求発生部２と、最高順位リフレッシュ
要求発生部３と、制御部４と、リフレッシュ終了フラグ
レジスタ５とを備えている。
【００２２】図示のリフレッシュ要求発生回路は、タイ
ミング信号に同期して、外部のメモリアクセス要求調停
回路から供給される、メモリのリフレッシュが実行され
たことを示す応答信号に基づいて、メモリアクセス要求
調停回路に対してリフレッシュ要求信号を発生する回路
である。
ミング信号に同期して、外部のメモリアクセス要求調停
回路から供給される、メモリのリフレッシュが実行され
たことを示す応答信号に基づいて、メモリアクセス要求
調停回路に対してリフレッシュ要求信号を発生する回路
である。
【００２３】カウンタ１は、タイミング信号により１ず
つカウント値を増加し、一定の周期を計測する。最低順
位リフレッシュ要求発生部２は、カウント値が第１の特
定の値であるときに、メモリアクセス要求調停回路に対
して、リフレッシュ要求信号として、他のメモリアクセ
スに比較して優先順位が最も低いメモリのリフレッシュ
要求を表す最低順位リフレッシュ要求信号を発生する。
最高順位リフレッシュ要求発生部３は、カウント値が第
１の特定の値より大きい第２の特定の値であるときに、
リフレッシュ終了信号を受けていなければ、メモリアク
セス要求調停回路に対して、リフレッシュ要求信号とし
て、他のメモリアクセスに比較して優先順位が最も高い
メモリのリフレッシュ要求を表す最高順位リクエスト要
求信号を発生する。制御部４は、メモリアクセス要求調
停回路からの応答信号に応答して、最低順位リフレッシ
ュ要求発生部２と最高順位リフレッシュ要求発生部３と
をクリアすると共に、セット信号を出力する。リフレッ
シュ終了フラグレジスタ５は、セット信号によってセッ
トされてリフレッシュ終了信号を出力すると共に、カウ
ント値が第２の特定の値より大きい第３の特定の値の時
にリセットされる。
つカウント値を増加し、一定の周期を計測する。最低順
位リフレッシュ要求発生部２は、カウント値が第１の特
定の値であるときに、メモリアクセス要求調停回路に対
して、リフレッシュ要求信号として、他のメモリアクセ
スに比較して優先順位が最も低いメモリのリフレッシュ
要求を表す最低順位リフレッシュ要求信号を発生する。
最高順位リフレッシュ要求発生部３は、カウント値が第
１の特定の値より大きい第２の特定の値であるときに、
リフレッシュ終了信号を受けていなければ、メモリアク
セス要求調停回路に対して、リフレッシュ要求信号とし
て、他のメモリアクセスに比較して優先順位が最も高い
メモリのリフレッシュ要求を表す最高順位リクエスト要
求信号を発生する。制御部４は、メモリアクセス要求調
停回路からの応答信号に応答して、最低順位リフレッシ
ュ要求発生部２と最高順位リフレッシュ要求発生部３と
をクリアすると共に、セット信号を出力する。リフレッ
シュ終了フラグレジスタ５は、セット信号によってセッ
トされてリフレッシュ終了信号を出力すると共に、カウ
ント値が第２の特定の値より大きい第３の特定の値の時
にリセットされる。
【００２４】図２に、図１に示すリフレッシュ要求発生
回路６を備えたメモリ制御回路を示す。図示のメモリ制
御回路は、図１に示すリフレッシュ要求発生回路６と、
メモリアクセス要求調停回路７と、メモリ制御信号発生
回路８とを有する。
回路６を備えたメモリ制御回路を示す。図示のメモリ制
御回路は、図１に示すリフレッシュ要求発生回路６と、
メモリアクセス要求調停回路７と、メモリ制御信号発生
回路８とを有する。
【００２５】リフレッシュ要求発生回路６は、メモリア
クセス要求調停回路７に対して、最低順位と最高順位の
２種類のメモリのリフレッシュ要求信号、すなわち、最
低順位リフレッシュ要求信号RQL と最高順位リフレッシ
ュ要求信号RQH とを発生する。メモリアクセス要求調停
回路７は、リフレッシュ要求発生回路６で発生した最低
順位リフレッシュ要求信号RQL 及び最高順位リフレッシ
ュ要求信号RQH と、外部の全体制御回路からのメモリア
クセス要求信号RQとを調停して、リフレッシュ要求発生
回路６および外部の全体制御回路へ、それぞれ、リフレ
ッシュ要求信号およびメモリアクセス要求信号が実行さ
れたことを示す応答信号RACKおよびACKを発生し、メモ
リ制御信号発生回路８を制御する。メモリ制御信号発生
回路８は、メモリアクセス要求調停回路７により制御さ
れ、外部のメモリに対してメモリ制御信号を発生する。
クセス要求調停回路７に対して、最低順位と最高順位の
２種類のメモリのリフレッシュ要求信号、すなわち、最
低順位リフレッシュ要求信号RQL と最高順位リフレッシ
ュ要求信号RQH とを発生する。メモリアクセス要求調停
回路７は、リフレッシュ要求発生回路６で発生した最低
順位リフレッシュ要求信号RQL 及び最高順位リフレッシ
ュ要求信号RQH と、外部の全体制御回路からのメモリア
クセス要求信号RQとを調停して、リフレッシュ要求発生
回路６および外部の全体制御回路へ、それぞれ、リフレ
ッシュ要求信号およびメモリアクセス要求信号が実行さ
れたことを示す応答信号RACKおよびACKを発生し、メモ
リ制御信号発生回路８を制御する。メモリ制御信号発生
回路８は、メモリアクセス要求調停回路７により制御さ
れ、外部のメモリに対してメモリ制御信号を発生する。
【００２６】図３に、図２に示すメモリ制御回路１２を
備えたメモリ装置を示す。図示のメモリ装置は、入出力
制御回路９と、データ制御回路１０と、全体制御回路１
１と、図２に示すメモリ制御回路１２と、メモリ１３と
を有する。
備えたメモリ装置を示す。図示のメモリ装置は、入出力
制御回路９と、データ制御回路１０と、全体制御回路１
１と、図２に示すメモリ制御回路１２と、メモリ１３と
を有する。
【００２７】入出力制御回路９は、外部の上位装置との
インターフェースを制御する。データ制御回路１０は、
入出力制御回路９とメモリ１３との間のデータ転送を制
御する。全体制御回路１１は、入出力制御回路９と、デ
ータ制御回路１０と、メモリ制御回路１２とを制御す
る。メモリ制御回路１２は、全体制御回路１１からメモ
リアクセス要求信号RQを受け取り、全体制御回路１１へ
メモリアクセス要求信号RQが実行されたこと示す応答信
号ACK を出力し、メモリ１３を制御する。メモリ１３
は、メモリ制御回路１２により制御され、データ制御回
路１０からのデータを記憶し、また記憶したデータをデ
ータ制御回路１０に出力する。メモリ１３はリフレッシ
ュ動作が必要なメモリである。
インターフェースを制御する。データ制御回路１０は、
入出力制御回路９とメモリ１３との間のデータ転送を制
御する。全体制御回路１１は、入出力制御回路９と、デ
ータ制御回路１０と、メモリ制御回路１２とを制御す
る。メモリ制御回路１２は、全体制御回路１１からメモ
リアクセス要求信号RQを受け取り、全体制御回路１１へ
メモリアクセス要求信号RQが実行されたこと示す応答信
号ACK を出力し、メモリ１３を制御する。メモリ１３
は、メモリ制御回路１２により制御され、データ制御回
路１０からのデータを記憶し、また記憶したデータをデ
ータ制御回路１０に出力する。メモリ１３はリフレッシ
ュ動作が必要なメモリである。
【００２８】図４に、図１に示したリフレッシュ要求発
生回路の動作のタイミング図を示す。図４において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。
生回路の動作のタイミング図を示す。図４において、
（ａ）は最低順位リフレッシュ要求信号RQL によりリフ
レッシュが実行される場合のタイミングを示し、（ｂ）
は最高順位リフレッシュ要求信号RQH によりリフレッシ
ュが実行される場合のタイミングを示す。
【００２９】次に、図１乃至図４を参照して、本発明の
リフレッシュ要求発生回路の動作を説明する。この例で
は、第１乃至第３の特定の値は、それぞれ、“０”，”
ｊ”，および“ｉ”である。
リフレッシュ要求発生回路の動作を説明する。この例で
は、第１乃至第３の特定の値は、それぞれ、“０”，”
ｊ”，および“ｉ”である。
【００３０】初期化された状態では、カウンタ１のカウ
ンタ値は第１の特定の値“０”である。この時、最低順
位リジュレッシュ要求発生部２はセットされ、最低順位
リフレッシュ要求信号RQL を発生する。一方、最高順位
リフレッシュ要求発生部３はクリアされて最高順位リフ
レッシュ要求信号RQH を発生せず、リフレッシュ終了フ
ラグレジスタ５もクリアされてリフレッシュ終了を発生
してない。カウンタ１は、そのカウント値が第３の特定
の値“ｉ”になるまで、１ずつ増加させていく。
ンタ値は第１の特定の値“０”である。この時、最低順
位リジュレッシュ要求発生部２はセットされ、最低順位
リフレッシュ要求信号RQL を発生する。一方、最高順位
リフレッシュ要求発生部３はクリアされて最高順位リフ
レッシュ要求信号RQH を発生せず、リフレッシュ終了フ
ラグレジスタ５もクリアされてリフレッシュ終了を発生
してない。カウンタ１は、そのカウント値が第３の特定
の値“ｉ”になるまで、１ずつ増加させていく。
【００３１】先ず、図４（ａ）を参照して、最低順位リ
フレッシュ要求信号RQL によりリフレッシュが実行され
る場合の動作について説明する。
フレッシュ要求信号RQL によりリフレッシュが実行され
る場合の動作について説明する。
【００３２】カウンタ１のカウント値が第３の特定の値
“ｉ”よりも小さい第２の値“ｊ”になるまでの間に、
全体制御回路１１からのリフレッシュ以外のメモリアク
セス要求信号RQが途絶え、メモリアクセス要求調停回路
７が最低順位リフレッシュ要求信号RQL を認識するたす
る。このような状況では、メモリアクセス要求調停回路
７はリフレッシュの応答信号RACKを発生し、メモリ制御
信号発生回路８にリフレッシュを実行させるように制御
する。
“ｉ”よりも小さい第２の値“ｊ”になるまでの間に、
全体制御回路１１からのリフレッシュ以外のメモリアク
セス要求信号RQが途絶え、メモリアクセス要求調停回路
７が最低順位リフレッシュ要求信号RQL を認識するたす
る。このような状況では、メモリアクセス要求調停回路
７はリフレッシュの応答信号RACKを発生し、メモリ制御
信号発生回路８にリフレッシュを実行させるように制御
する。
【００３３】メモリ制御信号発生回路８は、メモリ１３
に対してリフレッシュを実行する。これと同時に制御部
４はリフレッシュの応答信号RACKを認識して、最低順位
リフレッシュ要求発生部２をクリアして最低順位リフレ
ッシュ要求信号RQL の発生を抑止し、リフレッシュ終了
フラグレジスタ５をセットして、リフレッシュ終了信号
を発生させる。最高順位リフレッシュ要求発生部３は、
リフレッシュ終了信号が送出されているときには、カウ
ンタ１のカウント値が第２の値“ｊ”になっても、最高
順位リフレッシュ要求信号RQH を発生しない。
に対してリフレッシュを実行する。これと同時に制御部
４はリフレッシュの応答信号RACKを認識して、最低順位
リフレッシュ要求発生部２をクリアして最低順位リフレ
ッシュ要求信号RQL の発生を抑止し、リフレッシュ終了
フラグレジスタ５をセットして、リフレッシュ終了信号
を発生させる。最高順位リフレッシュ要求発生部３は、
リフレッシュ終了信号が送出されているときには、カウ
ンタ１のカウント値が第２の値“ｊ”になっても、最高
順位リフレッシュ要求信号RQH を発生しない。
【００３４】カウンタ１のカウント値が第３の特定の値
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生し、リフ
レッシュ終了フラグレジスタ５はクリアされてリフレッ
シュ終了信号の発生が抑止される。
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生し、リフ
レッシュ終了フラグレジスタ５はクリアされてリフレッ
シュ終了信号の発生が抑止される。
【００３５】次に、図４（ｂ）を参照して、最高順位リ
フレッシュ要求信号RQH によりリフレッシュが実行され
る場合の動作について説明する。
フレッシュ要求信号RQH によりリフレッシュが実行され
る場合の動作について説明する。
【００３６】カウンタ１のカウント値が第３の特定の値
“ｉ”よりも小さい第２の特定の値“ｊ”になるまでの
間に、全体制御回路１１からのリフレッシュ以外のメモ
リアクセス要求信号RQが途絶えず、メモリアクセス要求
調停回路７が最低順位リフレッシュ要求信号RQL を認識
しないとする。このような状況では、メモリアクセス要
求調停回路７はリフレッシュの応答信号RACKを発生しな
い。そして、カウンタ１のカウント値が第２の特定の値
“ｊ”に等しくなったとき、最高順位リフレッシュ要求
発生部３はリフレッシュ終了フラグレジスタ５からリフ
レッシュ終了信号が送出されてきていないので、セット
されて最高順位リフレッシュ要求信号RQH を発生する。
“ｉ”よりも小さい第２の特定の値“ｊ”になるまでの
間に、全体制御回路１１からのリフレッシュ以外のメモ
リアクセス要求信号RQが途絶えず、メモリアクセス要求
調停回路７が最低順位リフレッシュ要求信号RQL を認識
しないとする。このような状況では、メモリアクセス要
求調停回路７はリフレッシュの応答信号RACKを発生しな
い。そして、カウンタ１のカウント値が第２の特定の値
“ｊ”に等しくなったとき、最高順位リフレッシュ要求
発生部３はリフレッシュ終了フラグレジスタ５からリフ
レッシュ終了信号が送出されてきていないので、セット
されて最高順位リフレッシュ要求信号RQH を発生する。
【００３７】メモリアクセス要求調停回路７が最高順位
リフレッシュ要求信号RGH を認識し、リフレッシュの応
答信号RACKを発生し、メモリ制御信号発生回路８にリフ
レッシュを実行させるように制御する。この制御によっ
て、メモリ制御信号発生回路８はメモリ１３に対してリ
フレッシュを実行する。これと同時に、制御部４はリフ
レッシュの応答信号RACKを認識して、最低順位リフレッ
シュ要求発生部２と最高順位リフレッシュ要求発生部３
とをクリアして、最低順位リフレッシュ要求信号RQL と
最高順位リフレッシュ要求信号RGH との発生を抑止す
る。
リフレッシュ要求信号RGH を認識し、リフレッシュの応
答信号RACKを発生し、メモリ制御信号発生回路８にリフ
レッシュを実行させるように制御する。この制御によっ
て、メモリ制御信号発生回路８はメモリ１３に対してリ
フレッシュを実行する。これと同時に、制御部４はリフ
レッシュの応答信号RACKを認識して、最低順位リフレッ
シュ要求発生部２と最高順位リフレッシュ要求発生部３
とをクリアして、最低順位リフレッシュ要求信号RQL と
最高順位リフレッシュ要求信号RGH との発生を抑止す
る。
【００３８】カウンタ１のカウント値が第３の特定の値
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生する。
“ｉ”になると、リフレッシュ要求発生回路６は初期化
され、カウンタ１のカウント値は第１の特定の値“０”
になり、最低順位リフレッシュ要求発生部２はセットさ
れて最低順位リフレッシュ要求信号RQL を発生する。
【００３９】図５に、本発明のメモリ装置のリフレッシ
ュ動作のタイミング図を示す。図５において、TRはリフ
レッシュサイクルを示し、T1はリフレッシュ間隔を示
す。第３の特定の値“ｉ”は、リフレッシュによりメモ
リ１３のデータを保持するため、リフレッシュサイクル
TRの間にリフレッシュ間隔T1のリフレッシュを規定回数
以上実行するように設定されている。
ュ動作のタイミング図を示す。図５において、TRはリフ
レッシュサイクルを示し、T1はリフレッシュ間隔を示
す。第３の特定の値“ｉ”は、リフレッシュによりメモ
リ１３のデータを保持するため、リフレッシュサイクル
TRの間にリフレッシュ間隔T1のリフレッシュを規定回数
以上実行するように設定されている。
【００４０】図５に示すように、本発明のメモリ装置で
は、最低順位リフレッシュ要求信号RQL による最低順位
リフレッシュＬが実行される場合でも、最高順位リフレ
ッシュ要求信号RQH による最高順位リフレッシュＨが実
行される場合でも、リフレッシュ間隔T1は一定である。
したがって、リフレッシュサイクルTRの間に規定回数を
越えた不要なリフレッシュが実行されるのを最小限に抑
えることができる。
は、最低順位リフレッシュ要求信号RQL による最低順位
リフレッシュＬが実行される場合でも、最高順位リフレ
ッシュ要求信号RQH による最高順位リフレッシュＨが実
行される場合でも、リフレッシュ間隔T1は一定である。
したがって、リフレッシュサイクルTRの間に規定回数を
越えた不要なリフレッシュが実行されるのを最小限に抑
えることができる。
【００４１】このようにして、本発明のリフレッシュ要
求発生回路、メモリ制御回路、およびメモリ装置では、
他のメモリアクセス要求信号がリフレッシュ要求信号と
競合を起こして待される待ち時間を短くし、データ転送
速度を上げ、消費電力を小さくできる。
求発生回路、メモリ制御回路、およびメモリ装置では、
他のメモリアクセス要求信号がリフレッシュ要求信号と
競合を起こして待される待ち時間を短くし、データ転送
速度を上げ、消費電力を小さくできる。
【００４２】
【発明の効果】以上の説明で明らかな如く，本発明のリ
フレッシュ要求発生回路、メモリ制御回路、およびメモ
リ装置によれば、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待される待ち時間を短
くし、データ転送速度を上げ、消費電力を小さくできる
という効果がある。
フレッシュ要求発生回路、メモリ制御回路、およびメモ
リ装置によれば、他のメモリアクセス要求信号がリフレ
ッシュ要求信号と競合を起こして待される待ち時間を短
くし、データ転送速度を上げ、消費電力を小さくできる
という効果がある。
【図１】本発明の一実施例によるリフレッシュ要求発生
回路を示すブロック図である。
回路を示すブロック図である。
【図２】図１に示すリフレッシュ要求発生回路を有する
メモリ制御回路を示すブロック図である。
メモリ制御回路を示すブロック図である。
【図３】図２に示すメモリ制御回路を有するメモリ装置
を示すブロック図である。
を示すブロック図である。
【図４】図１に示すリフレッシュ要求発生回路の動作を
示すタイミング図である。
示すタイミング図である。
【図５】図３に示すメモリ装置のリフレッシュ動作を示
すタイミング図である。
すタイミング図である。
【図６】従来のリフレッシュ要求発生回路を示すブロッ
ク図である。
ク図である。
【図７】図６に示すリフレッシュ要求発生回路の動作を
示すタイミング図である。
示すタイミング図である。
【図８】図６に示すリフレッシュ要求発生回路を備えた
メモリ装置のリフレッシュ動作を示すタイミング図であ
る。
メモリ装置のリフレッシュ動作を示すタイミング図であ
る。
１ カウンタ ２ 最低順位リフレッシュ要求発生部 ３ 最高順位リフレッシュ要求発生部 ４ 制御部 ５ リフレッシュ終了フラグレジスタ ６ リフレッシュ要求発生回路 ７ メモリアクセス要求調停回路 ８ メモリ制御信号発生回路 ９ 入出力制御回路 １０ データ制御回路 １１ 全体制御回路 １２ メモリ制御回路 １３ メモリ
Claims (3)
- 【請求項１】 タイミング信号に同期して、外部のメモ
リアクセス要求調停回路から供給される、メモリのリフ
レッシュが実行されたことを示す応答信号に基づいて、
前記メモリアクセス要求調停回路に対してリフレッシュ
要求信号を発生するリフレッシュ要求発生回路に於い
て、 前記タイミング信号により１ずつカウント値を増加し、
一定の周期を計測するカウンタと、 前記カウント値が第１の特定の値であるときに、前記メ
モリアクセス要求調停回路に対して、前記リフレッシュ
要求信号として、他のメモリアクセスに比較して優先順
位が最も低いメモリのリフレッシュ要求を表す最低順位
リフレッシュ要求信号を発生する最低順位リフレッシュ
要求発生部と、 前記カウント値が前記第１の特定の値より大きい第２の
特定の値であるときに、リフレッシュ終了信号を受けて
いなければ、前記メモリアクセス要求調停回路に対し
て、前記リフレッシュ要求信号として、前記他のメモリ
アクセスに比較して優先順位が最も高いメモリのリフレ
ッシュ要求を表す最高順位リクエスト要求信号を発生す
る最高順位リフレッシュ要求発生部と、 前記応答信号に応答して、前記最低順位リフレッシュ要
求発生部と前記最高順位リフレッシュ要求発生部とをク
リアすると共に、セット信号を出力する制御部と、 前記セット信号によってセットされて前記リフレッシュ
終了信号を出力すると共に、前記カウント値が前記第２
の特定の値より大きい第３の特定の値の時にリセットさ
れるリフレッシュ終了フラグレジスタとを有することを
特徴とするリフレッシュ要求発生回路。 - 【請求項２】 請求項１記載のリフレッシュ要求発生回
路と、 メモリ制御信号を外部のメモリに対して発生するメモリ
制御信号発生回路と、 前記リフレッシュ要求発生回路で発生した前記リフレッ
シュ要求信号と外部回路からのメモリアクセス要求信号
とを調停をして、前記メモリ制御信号発生回路に前記メ
モリ制御信号を発生させるように制御すると共に、前記
リフレッシュ要求発生回路および前記外部回路に対し
て、それぞれ、前記リフレッシュ要求信号および前記メ
モリアクセス要求信号が実行されたことを示す応答信号
を発生するメモリアクセス要求調停回路とを有すること
を特徴とするメモリ制御回路。 - 【請求項３】 上位装置とのインタフェースを制御する
入出力制御回路と、 データを記憶すると共に記憶したデータを出力する、リ
フレッシュ動作が必要なメモリと、 前記入出力制御回路と前記メモリとの間のデータ転送を
制御するデータ制御回路と、 前記入出力制御回路と前記データ制御回路とを制御する
と共に、前記メモリアクセス要求信号を出力する全体制
御回路と、 前記メモリアクセス要求信号を受け取り、前記全体制御
回路へ該メモリアクセス要求信号が実行されたことを示
す応答信号を出力し、前記メモリを制御する請求項２記
載のメモリ制御回路とを有することを特徴とするメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176331A JPH0620468A (ja) | 1992-07-03 | 1992-07-03 | リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176331A JPH0620468A (ja) | 1992-07-03 | 1992-07-03 | リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620468A true JPH0620468A (ja) | 1994-01-28 |
Family
ID=16011726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176331A Withdrawn JPH0620468A (ja) | 1992-07-03 | 1992-07-03 | リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
-
1992
- 1992-07-03 JP JP4176331A patent/JPH0620468A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6510489B2 (en) | 1998-06-04 | 2003-01-21 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6859857B2 (en) | 1998-06-04 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6820152B2 (en) | Memory control device and LSI | |
| US5539916A (en) | DMA control for continuing transfer to input/output device in a cycle steal mode | |
| JPH0620468A (ja) | リフレッシュ要求発生回路とそれを有するメモリ制御回路とそれを有するメモリ装置 | |
| EP0851360B1 (en) | Bus arbiter | |
| US6859848B2 (en) | Circuit for controlling sequential access to SDRAM | |
| US8856465B2 (en) | Memory control apparatus and memory control method for controlling the priority of memory accesses | |
| US5216635A (en) | System and method for requesting access to a computer memory for refreshing | |
| JP3987750B2 (ja) | メモリ制御装置及びｌｓｉ | |
| JP2978871B2 (ja) | リフレッシュ制御方式 | |
| JP3606852B2 (ja) | バス制御システム | |
| JP3610029B2 (ja) | データ処理システム | |
| JP2848082B2 (ja) | Ｄｍａバス調停方式 | |
| JPH06325570A (ja) | ダイナミックメモリリフレッシュ回路 | |
| JPH0245274B2 (ja) | ||
| JPS63271561A (ja) | Ｄｍａ制御回路 | |
| JPH04143993A (ja) | Ｄｒａｍコントローラ | |
| JPH06111568A (ja) | 画像メモリ装置 | |
| JP2903413B2 (ja) | Ｄｒａｍのリフレッシュ制御方法 | |
| JP3206013B2 (ja) | ダイレクト・メモリ・アクセス転送制御装置 | |
| JP2617132B2 (ja) | ダイレクトメモリアクセス方式 | |
| JPS63191398A (ja) | 情報処理装置 | |
| JPH0561762A (ja) | メモリ制御装置 | |
| JPH01201758A (ja) | Ｄｍａ制御装置 | |
| JP2002244919A (ja) | Ｄｒａｍインターフェース回路 | |
| JPH06259314A (ja) | メモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |