JPH0620495A - メモリテスト回路 - Google Patents
メモリテスト回路Info
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- JPH0620495A JPH0620495A JP4177847A JP17784792A JPH0620495A JP H0620495 A JPH0620495 A JP H0620495A JP 4177847 A JP4177847 A JP 4177847A JP 17784792 A JP17784792 A JP 17784792A JP H0620495 A JPH0620495 A JP H0620495A
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- Japan
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- output
- memory
- circuit
- gate
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Links
- 230000015654 memory Effects 0.000 title claims abstract description 53
- 238000012360 testing method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】組み込み型自己メモリテスト回路において、メ
モリに書き込んだデータを読み出した際の出力データの
正誤を判定する回路を簡単な構成にし、半導体集積回路
におけるメモリテスト回路の面積オーバヘッドを小さく
すること。 【構成】半導体集積回路内のメモリ１０１をテストする
組み込み型自己テスト回路のメモリの出力判定回路が、
全出力の一致を判定する論理積ゲート１０３および論理
和ゲート１０４と、上記ゲートの出力と出力期待値とを
比較するＸＯＲゲート１０６から構成される。
モリに書き込んだデータを読み出した際の出力データの
正誤を判定する回路を簡単な構成にし、半導体集積回路
におけるメモリテスト回路の面積オーバヘッドを小さく
すること。 【構成】半導体集積回路内のメモリ１０１をテストする
組み込み型自己テスト回路のメモリの出力判定回路が、
全出力の一致を判定する論理積ゲート１０３および論理
和ゲート１０４と、上記ゲートの出力と出力期待値とを
比較するＸＯＲゲート１０６から構成される。
Description
【０００１】
【産業上の利用分野】本発明はメモリテスト回路に関
し、特に読み出しデータと出力期待値とを照合する比較
器の部分が非常に簡略化された組み込み型自己メモリテ
スト回路に関する。
し、特に読み出しデータと出力期待値とを照合する比較
器の部分が非常に簡略化された組み込み型自己メモリテ
スト回路に関する。
【０００２】
【従来の技術】図２において、従来の組み込み型メモリ
テスト回路２０２は、メモリ２０１へ入力アドレス２０
６，入力データ２０７を印加する入力パターン発生回路
２０３と、出力期待値データ２０９を出力する出力期待
値発生回路２０４と、出力期待値データ２０９とメモリ
出力データ２０８とが入力されて比較される比較器回路
２０５とを備えている。
テスト回路２０２は、メモリ２０１へ入力アドレス２０
６，入力データ２０７を印加する入力パターン発生回路
２０３と、出力期待値データ２０９を出力する出力期待
値発生回路２０４と、出力期待値データ２０９とメモリ
出力データ２０８とが入力されて比較される比較器回路
２０５とを備えている。
【０００３】従来では、図２に示すような組み込み型メ
モリテスト回路２０５において、図３に示すように、被
テストメモリ３０１の出力データ３０７の正誤を判定す
るのに、多数の論理一致ゲート（ＸＮＯＲゲート）３０
２と論理積ゲート（ＡＮＤゲート）３０３とから構成さ
れる比較回路３０４により、メモリ３０１の出力データ
３０７と、出力期待値データ３０５とを各ビットごとに
比較検証していた。検証結果は、出力判定結果信号３０
６として、得られる。
モリテスト回路２０５において、図３に示すように、被
テストメモリ３０１の出力データ３０７の正誤を判定す
るのに、多数の論理一致ゲート（ＸＮＯＲゲート）３０
２と論理積ゲート（ＡＮＤゲート）３０３とから構成さ
れる比較回路３０４により、メモリ３０１の出力データ
３０７と、出力期待値データ３０５とを各ビットごとに
比較検証していた。検証結果は、出力判定結果信号３０
６として、得られる。
【０００４】
【発明が解決しようとする課題】前述した従来のメモリ
テスト回路では、組み込み型自己メモリテスト回路の比
較回路３０４は、テストされるメモリ３０１のビット数
に応じた数の論理一致ゲート（ＸＮＯＲゲート）３０２
と、論理積ゲート（ＡＮＤゲート）３０３とにより構成
されるので、メモリ３０１のビット数が大きいと、大規
模になってしまった。本発明はこのような従来の実情に
鑑みてなされたものである。
テスト回路では、組み込み型自己メモリテスト回路の比
較回路３０４は、テストされるメモリ３０１のビット数
に応じた数の論理一致ゲート（ＸＮＯＲゲート）３０２
と、論理積ゲート（ＡＮＤゲート）３０３とにより構成
されるので、メモリ３０１のビット数が大きいと、大規
模になってしまった。本発明はこのような従来の実情に
鑑みてなされたものである。
【０００５】従って、本発明の目的は、従来の技術に内
在する前記課題を軽減し、回路規模の小さいメモリテス
ト回路を提供することにある。
在する前記課題を軽減し、回路規模の小さいメモリテス
ト回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のメモリテスト回
路の構成は、メモリの全てのデータ出力ビットが全て論
理値〔１〕に期待される場合には該データ出力全ビット
の論理積を求め、該論理積の結果と出力論理期待値
〔１〕とを比較し、該メモリの全てのデータ出力ビット
が全て論理積
路の構成は、メモリの全てのデータ出力ビットが全て論
理値〔１〕に期待される場合には該データ出力全ビット
の論理積を求め、該論理積の結果と出力論理期待値
〔１〕とを比較し、該メモリの全てのデータ出力ビット
が全て論理積
〔０〕に期待される場合には該データ出力
の全ビットの論理和を求め、該論理和の結果と出力論理
期待値
の全ビットの論理和を求め、該論理和の結果と出力論理
期待値
〔０〕とを比較することにより、該メモリのデー
タ出力の正誤を判定することを特徴とする。
タ出力の正誤を判定することを特徴とする。
【０００７】
【実施例】次に本発明の好ましい一実施例について、図
面を参照して具体的に説明する。図１は本発明の一実施
例のメモリテスト回路を示すブロック図である。
面を参照して具体的に説明する。図１は本発明の一実施
例のメモリテスト回路を示すブロック図である。
【０００８】図１において、本実施例は、被テストのメ
モリ１０１の出力が４ビットの場合の比較回路１０２を
示す。４つのメモリ出力データ１０９は、メモリ１０１
のテスト時には全てのハイレベル信号または全てロウレ
ベル信号であるとする。
モリ１０１の出力が４ビットの場合の比較回路１０２を
示す。４つのメモリ出力データ１０９は、メモリ１０１
のテスト時には全てのハイレベル信号または全てロウレ
ベル信号であるとする。
【０００９】メモリ出力データ１０９は、ＮＡＮＤゲー
ト１０３およびＮＯＲゲート１０４に入力し、互いの論
理積および論理和が生成される。前記論理積および論理
和は〔２ｔｏ１〕セレクタ１０５を通り、ＸＯＲゲート
１０６において出力期待値データ１０８と比較された
後、出力判定結果信号１０７として出力されるような構
成となっている。〔２ｔｏ１〕セレクタ１０５は、セレ
クタコントロール信号１１０により制御される。セレク
タコントロール信号１１０は、出力期待値データ１０８
と同一である。セレクタ１０５の出力と出力期待値デー
タ１０８とはＸＯＲゲート１０６に入力され、その出力
が出力判定結果信号１０７となる。次に、回路動作を説
明する。
ト１０３およびＮＯＲゲート１０４に入力し、互いの論
理積および論理和が生成される。前記論理積および論理
和は〔２ｔｏ１〕セレクタ１０５を通り、ＸＯＲゲート
１０６において出力期待値データ１０８と比較された
後、出力判定結果信号１０７として出力されるような構
成となっている。〔２ｔｏ１〕セレクタ１０５は、セレ
クタコントロール信号１１０により制御される。セレク
タコントロール信号１１０は、出力期待値データ１０８
と同一である。セレクタ１０５の出力と出力期待値デー
タ１０８とはＸＯＲゲート１０６に入力され、その出力
が出力判定結果信号１０７となる。次に、回路動作を説
明する。
【００１０】（１）メモリ出力データ１０９が、全てハ
イレベル信号に期待された場合。ＮＡＮＤゲート１０３
にはロウレベル信号が出力され、〔２ｔｏ１〕セレクタ
１０５は出力期待値データ１０８と等価であるコントロ
ール信号１１０により、ＮＡＮＤゲート１０３の出力を
選択する。〔２ｔｏ１〕セレクタ１０５のロウレベル出
力信号は、ＸＯＲゲート１０６において出力期待値デー
タ１０８のハイレベル信号と比較され、ＸＯＲゲート１
０６は、ハイレベル信号を出力判定結果信号１０７に与
え、メモリ出力データ１０９は正しいと判定される。メ
モリ出力データ１０９が１つでもロウレベル信号になっ
ている場合には、出力判定結果信号１０７にはロウレベ
ル信号が出力され、メモリ出力データ１０９は誤りであ
ると判定される。
イレベル信号に期待された場合。ＮＡＮＤゲート１０３
にはロウレベル信号が出力され、〔２ｔｏ１〕セレクタ
１０５は出力期待値データ１０８と等価であるコントロ
ール信号１１０により、ＮＡＮＤゲート１０３の出力を
選択する。〔２ｔｏ１〕セレクタ１０５のロウレベル出
力信号は、ＸＯＲゲート１０６において出力期待値デー
タ１０８のハイレベル信号と比較され、ＸＯＲゲート１
０６は、ハイレベル信号を出力判定結果信号１０７に与
え、メモリ出力データ１０９は正しいと判定される。メ
モリ出力データ１０９が１つでもロウレベル信号になっ
ている場合には、出力判定結果信号１０７にはロウレベ
ル信号が出力され、メモリ出力データ１０９は誤りであ
ると判定される。
【００１１】（２）メモリ出力データ１０９が、全てロ
ウレベル信号に期待される場合。ＮＯＲゲート１０４に
はハイレベル信号が出力され、〔２ｔｏ１〕セレクタ１
０５は出力期待値データ１０８と等価であるコントロー
ル信号１１０により、ＮＯＲゲート１０４の出力を選択
する。〔２ｔｏ１〕セレクタ１０５のハイレベル出力信
号はＸＯＲゲート１０６において出力期待値データ１０
８のロウレベル信号と比較され、ＸＯＲゲート１０６
は、ハイレベル信号を出力判定結果信号１０７に与え、
メモリ出力データ１０９は正しいと判定される。メモリ
出力データ１０９が１つでもロウレベル信号になってい
る場合には、出力判定結果信号１０７にはロウレベル信
号が出力され、メモリ出力データ１０９は誤りであると
判定される。
ウレベル信号に期待される場合。ＮＯＲゲート１０４に
はハイレベル信号が出力され、〔２ｔｏ１〕セレクタ１
０５は出力期待値データ１０８と等価であるコントロー
ル信号１１０により、ＮＯＲゲート１０４の出力を選択
する。〔２ｔｏ１〕セレクタ１０５のハイレベル出力信
号はＸＯＲゲート１０６において出力期待値データ１０
８のロウレベル信号と比較され、ＸＯＲゲート１０６
は、ハイレベル信号を出力判定結果信号１０７に与え、
メモリ出力データ１０９は正しいと判定される。メモリ
出力データ１０９が１つでもロウレベル信号になってい
る場合には、出力判定結果信号１０７にはロウレベル信
号が出力され、メモリ出力データ１０９は誤りであると
判定される。
【００１２】以上では、４つのメモリ出力データ１０９
は、メモリのテスト時には全てハイレベル信号または全
てロウレベル信号であると仮定して説明したが、各隣接
ビット線のデータがコンプリメントのような場合には、
メモリ１０１とＮＡＮＤゲート１０３およびＮＯＲゲー
ト１０４との間に反転論理ゲートを１ビットおきに挿入
すればよい。
は、メモリのテスト時には全てハイレベル信号または全
てロウレベル信号であると仮定して説明したが、各隣接
ビット線のデータがコンプリメントのような場合には、
メモリ１０１とＮＡＮＤゲート１０３およびＮＯＲゲー
ト１０４との間に反転論理ゲートを１ビットおきに挿入
すればよい。
【００１３】本発明の実施例の比較回路１０２の図３に
おける従来の比較回路３０４との回路規模（トランジス
タ数）をメモリの出力ビット数に応じて比較すると、次
の表が得られる。
おける従来の比較回路３０４との回路規模（トランジス
タ数）をメモリの出力ビット数に応じて比較すると、次
の表が得られる。
【００１４】
【表１】
【００１５】このようになっており、本発明の実施例に
よる比較部分の回路規模低減効果は、メモリの出力ビッ
ト数が増大するにつれて大きくなる。
よる比較部分の回路規模低減効果は、メモリの出力ビッ
ト数が増大するにつれて大きくなる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
メモリテストの読み出しデータの照合のため、まず全て
のメモリ出力の論理積または論理和を求めた後、その論
理積または論理和と、出力期待値とを比較するという方
法を採るので、テスト回路内の比較回路の構成を小さく
することができ、例えば出力３２ビットに対しては比較
の部分の回路規模が従来の５０％に低減するという効果
がある。
メモリテストの読み出しデータの照合のため、まず全て
のメモリ出力の論理積または論理和を求めた後、その論
理積または論理和と、出力期待値とを比較するという方
法を採るので、テスト回路内の比較回路の構成を小さく
することができ、例えば出力３２ビットに対しては比較
の部分の回路規模が従来の５０％に低減するという効果
がある。
【図１】本発明の一実施例のメモリテスト回路を示すブ
ロック図である。
ロック図である。
【図２】組み込み型メモリテスト回路を示すブロック図
である。
である。
【図３】従来のテスト方式による比較回路を示すブロッ
ク図である。
ク図である。
１０１，２０１，３０１ メモリ １０２，２０５，３０４ 比較回路 １０３ ＮＡＮＤゲート １０４ ＮＯＲゲート １０５ 〔２ｔｏ１〕セレクタ １０６ ＸＯＲゲート １０７，３０６ 出力判定結果信号 １０８，２０９，３０５ 出力期待値データ １０９，２０８，３０７ メモリ出力データ １１０ セレクタコントロール信号 ２０２ 組み込み型メモリテスト回路 ２０３ 入力パターン発生回路 ２０４ 出力期待値発生回路 ２０６ 入力アドレス ２０７ 入力データ ３０２ ＸＮＯＲゲート ３０３ ＡＮＤゲート
Claims (2)
- 【請求項１】 半導体集積回路からなるメモリのメモリ
テスト回路において、前記メモリの全てのデータ出力ビ
ット論理値〔１〕又は〔０〕に期待される場合には前記
データ出力ビットの論理積又は論理和を求め、前記論理
積又は論理和の結果と出力論理期待値〔１〕又は（０）
とを比較する比較回路を設け、前記メモリのデータ出力
の正誤を判定することを特徴とするメモリテスト回路。 - 【請求項２】 比較回路が、ＮＡＮＤゲート，ＮＯＲゲ
ート，ＸＯＲゲート，セレクタからなる請求項１に記載
のメモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177847A JPH0620495A (ja) | 1992-07-06 | 1992-07-06 | メモリテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177847A JPH0620495A (ja) | 1992-07-06 | 1992-07-06 | メモリテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620495A true JPH0620495A (ja) | 1994-01-28 |
Family
ID=16038150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177847A Withdrawn JPH0620495A (ja) | 1992-07-06 | 1992-07-06 | メモリテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012022750A (ja) * | 2010-07-15 | 2012-02-02 | Lapis Semiconductor Co Ltd | 半導体メモリのテスト回路 |
-
1992
- 1992-07-06 JP JP4177847A patent/JPH0620495A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012022750A (ja) * | 2010-07-15 | 2012-02-02 | Lapis Semiconductor Co Ltd | 半導体メモリのテスト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |