JPH0793994A - 半導体メモリのテストモード用回路 - Google Patents
半導体メモリのテストモード用回路Info
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- JPH0793994A JPH0793994A JP5239981A JP23998193A JPH0793994A JP H0793994 A JPH0793994 A JP H0793994A JP 5239981 A JP5239981 A JP 5239981A JP 23998193 A JP23998193 A JP 23998193A JP H0793994 A JPH0793994 A JP H0793994A
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- circuit
- output
- signal
- test mode
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Abstract
(57)【要約】
【目的】 半導体メモリの複数のメモリ領域からの出力
データ信号を同時にテストするためのテストモード用回
路において、誤検出を無くした回路構成を提供するこ
と。 【構成】 入力端子１０１と１０３に入力する２つの入
力データ信号Ｄ１とＤ２からＮＡＮＤ回路１０５により
論理積の否定を作り、補信号ＤＢ１とＤＢ２からＮＯＲ
回路１０７とインバータ１１０で論理和を作り、ＮＯＲ
回路１１１でそれらの論理演算結果の論理和の否定をと
って各データ信号Ｄ１とその補信号ＤＢ１の否定の積で
成る信号を作ってトランジスタ１１３のゲートに印加す
るとともに、ＮＡＮＤ回路１０８，ＮＯＲ回路１０６，
インバータ１０９，ＮＯＲ回路１１２で同様にして各デ
ータ信号の否定とその補信号の積で成る信号を作ってト
ランジスタ１１４に印加し、出力端子１１５から出力を
得るようにする。
データ信号を同時にテストするためのテストモード用回
路において、誤検出を無くした回路構成を提供するこ
と。 【構成】 入力端子１０１と１０３に入力する２つの入
力データ信号Ｄ１とＤ２からＮＡＮＤ回路１０５により
論理積の否定を作り、補信号ＤＢ１とＤＢ２からＮＯＲ
回路１０７とインバータ１１０で論理和を作り、ＮＯＲ
回路１１１でそれらの論理演算結果の論理和の否定をと
って各データ信号Ｄ１とその補信号ＤＢ１の否定の積で
成る信号を作ってトランジスタ１１３のゲートに印加す
るとともに、ＮＡＮＤ回路１０８，ＮＯＲ回路１０６，
インバータ１０９，ＮＯＲ回路１１２で同様にして各デ
ータ信号の否定とその補信号の積で成る信号を作ってト
ランジスタ１１４に印加し、出力端子１１５から出力を
得るようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのテストモ
ード用回路に関する。
ード用回路に関する。
【０００２】
【従来の技術】半導体メモリにデータを書き込み、そこ
から読み出す場合に、書き込んだデータが正しく読み出
されるか否かをテストする必要がある。
から読み出す場合に、書き込んだデータが正しく読み出
されるか否かをテストする必要がある。
【０００３】図４は、この様子を全体的に示すブロック
図である。図４において、１はメモリ・ブロック、２は
テストモード用回路、３及び４は入出力回路Ｉ／Ｏであ
る。
図である。図４において、１はメモリ・ブロック、２は
テストモード用回路、３及び４は入出力回路Ｉ／Ｏであ
る。
【０００４】通常メモリ１へのデータの書き込み、及び
メモリ１からのデータの読み出しは入出力回路３を使っ
て行なわれる。読み出し出力が正しいか否かをテストす
る場合は、メモリ１からの出力をテストモード用回路２
に導き、そこで後述する信号処理を行った後入出力回路
４へ出力する。
メモリ１からのデータの読み出しは入出力回路３を使っ
て行なわれる。読み出し出力が正しいか否かをテストす
る場合は、メモリ１からの出力をテストモード用回路２
に導き、そこで後述する信号処理を行った後入出力回路
４へ出力する。
【０００５】次に従来のテストモード用回路について図
６を参照して説明する。同図において、６０１及び６０
３はデータ線、６０２及び６０４は夫々データ線６０１
及び６０３上のデータ信号Ｄ１及びＤ２の補信号ＤＢ１
及びＤＢ２が印加される線を示す。６１１は排他的ノア
回路ＸＮＯＲ、６１２は排他的オア回路ＸＯＲである。
６１３及び６１４はオン・オフ・トランジスタである。
６を参照して説明する。同図において、６０１及び６０
３はデータ線、６０２及び６０４は夫々データ線６０１
及び６０３上のデータ信号Ｄ１及びＤ２の補信号ＤＢ１
及びＤＢ２が印加される線を示す。６１１は排他的ノア
回路ＸＮＯＲ、６１２は排他的オア回路ＸＯＲである。
６１３及び６１４はオン・オフ・トランジスタである。
【０００６】入力端子６０１，６０３に入力したＤ１と
Ｄ２はＸＮＯＲ６１１の２つの入力に加えられ、両信号
が同一の場合に出力論理“１”を出しトランジスタ６１
３をオンにする。
Ｄ２はＸＮＯＲ６１１の２つの入力に加えられ、両信号
が同一の場合に出力論理“１”を出しトランジスタ６１
３をオンにする。
【０００７】他方、入力端子６０２，６０３に入力した
ＤＢ１とＤＢ２はＸＯＲ６１２の２つの入力に印加さ
れ、両信号が同一の場合に出力論理“０”を出力してト
ランジスタ６１４をオフにする。
ＤＢ１とＤＢ２はＸＯＲ６１２の２つの入力に印加さ
れ、両信号が同一の場合に出力論理“０”を出力してト
ランジスタ６１４をオフにする。
【０００８】従って、Ｄ１とＤ２が同一であり、かつＤ
Ｂ１とＤＢ２が同一の場合はトランジスタ６１３がオ
ン、トランジスタ６１４がオフとなって出力６１５（Ｄ
out ）には論理“１”、即ちハイ（Ｈ）出力が出る。
Ｂ１とＤＢ２が同一の場合はトランジスタ６１３がオ
ン、トランジスタ６１４がオフとなって出力６１５（Ｄ
out ）には論理“１”、即ちハイ（Ｈ）出力が出る。
【０００９】もし入力データ信号Ｄ１とＤ２が異なって
いれば、ＸＮＯＲ６１１の出力は論理“０”（ローレベ
ルＬ）、ＸＯＲ６１２の出力は論理“１”（ハイレベル
Ｈ）になり、トランジスタ６１３（Ｑ１）はオフ、トラ
ンジスタ６１４（Ｑ２）はオンになって、出力６１５
（Ｄout ）には論理“０”（ローレベルＬ）が出力され
る。
いれば、ＸＮＯＲ６１１の出力は論理“０”（ローレベ
ルＬ）、ＸＯＲ６１２の出力は論理“１”（ハイレベル
Ｈ）になり、トランジスタ６１３（Ｑ１）はオフ、トラ
ンジスタ６１４（Ｑ２）はオンになって、出力６１５
（Ｄout ）には論理“０”（ローレベルＬ）が出力され
る。
【００１０】このテストモード用回路は、出力がＨの時
に「真」（ＰＡＳＳ）、出力がＬの時に「偽」（ＦＡＩ
Ｌ）を表わす。従って、この出力信号を見て、入力デー
タがメモリに正しく書き込まれたか、正しく読み出され
たかのテストが行なわれる。
に「真」（ＰＡＳＳ）、出力がＬの時に「偽」（ＦＡＩ
Ｌ）を表わす。従って、この出力信号を見て、入力デー
タがメモリに正しく書き込まれたか、正しく読み出され
たかのテストが行なわれる。
【００１１】
【発明が解決しようとする課題】上述の従来の回路には
２つの問題点がある。まず、第１の問題点は、出力が期
待値と同一でなくてもＰＡＳＳを出力してしまうと云う
ことである。
２つの問題点がある。まず、第１の問題点は、出力が期
待値と同一でなくてもＰＡＳＳを出力してしまうと云う
ことである。
【００１２】即ち、図６の回路動作は２つの入力信号Ｄ
１とＤ２の一致・不一致を見ているので、例えば期待値
がＨでＤ１，Ｄ２がＬであってもＰＡＳＳ出力を出すの
で正しいものと判断してしまう。
１とＤ２の一致・不一致を見ているので、例えば期待値
がＨでＤ１，Ｄ２がＬであってもＰＡＳＳ出力を出すの
で正しいものと判断してしまう。
【００１３】もう一つの問題点は、例えば入力信号Ｄ１
とその補信号ＤＢ１がＨであり、かつ入力信号Ｄ２とそ
の補信号ＤＢ２がＨであると、ＸＮＯＲ６１１の出力は
論理“１”（Ｈ）、ＸＯＲ６１２の出力は論理“０”
（Ｌ）となり、トランジスタ６１３がオン、トランジス
タ６１４がオフであるから出力は真となる。
とその補信号ＤＢ１がＨであり、かつ入力信号Ｄ２とそ
の補信号ＤＢ２がＨであると、ＸＮＯＲ６１１の出力は
論理“１”（Ｈ）、ＸＯＲ６１２の出力は論理“０”
（Ｌ）となり、トランジスタ６１３がオン、トランジス
タ６１４がオフであるから出力は真となる。
【００１４】ところが、入力信号Ｄ１とその補信号ＤＢ
１はお互いに補数関係にある値であるから一方がＨの時
は他方はＬになっていなければならず、上記の場合には
本来「偽」として検出されなければならないところを
「真」として検出してしまう。
１はお互いに補数関係にある値であるから一方がＨの時
は他方はＬになっていなければならず、上記の場合には
本来「偽」として検出されなければならないところを
「真」として検出してしまう。
【００１５】本発明は、上記の従来のテストモード用回
路の欠点を克服し、常に正しい検出結果の得られるテス
ト回路を提供することを目的とする。
路の欠点を克服し、常に正しい検出結果の得られるテス
ト回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、半導体メモリ
の出力信号をテストするテストモード用回路であって、
前記半導体メモリに接続された複数のデータバスと、各
データバスに供給される信号の補信号が供給される補信
号線にそれぞれ接続された複数の入力端子と、前記複数
のデータバスに供給される入力データと補信号線に供給
される入力データの２進補数の全てのビット毎の積を作
る第１の回路と、前記複数のデータバスに供給される入
力データの２進補数と補信号線に供給される入力データ
の全てのビット毎の積を作る第２の回路と、電源とアー
スの間に直列接続された第１と第２のトランジスタと、
を含み、前記第１のトランジスタのゲートに前記第１の
回路の出力が接続され、前記第２のトランジスタのゲー
トに前記第２の回路の出力が接続され、前記第１のトラ
ンジスタと第２のトランジスタの接続点が出力端子に接
続されてなる半導体メモリのテストモード用回路を提供
する。
の出力信号をテストするテストモード用回路であって、
前記半導体メモリに接続された複数のデータバスと、各
データバスに供給される信号の補信号が供給される補信
号線にそれぞれ接続された複数の入力端子と、前記複数
のデータバスに供給される入力データと補信号線に供給
される入力データの２進補数の全てのビット毎の積を作
る第１の回路と、前記複数のデータバスに供給される入
力データの２進補数と補信号線に供給される入力データ
の全てのビット毎の積を作る第２の回路と、電源とアー
スの間に直列接続された第１と第２のトランジスタと、
を含み、前記第１のトランジスタのゲートに前記第１の
回路の出力が接続され、前記第２のトランジスタのゲー
トに前記第２の回路の出力が接続され、前記第１のトラ
ンジスタと第２のトランジスタの接続点が出力端子に接
続されてなる半導体メモリのテストモード用回路を提供
する。
【００１７】本発明の半導体メモリ・テストモード用回
路の１例として提供する回路は、前記データバスの数と
前記補信号線の数が夫々２本であり、前記第１の回路が
データバス上の信号のＮＡＮＤをとるＮＡＮＤ回路、補
信号線上の信号のＮＯＲをとるＮＯＲ回路とその出力の
インバータ、及び該ＮＡＮＤ回路の出力とインバータの
出力のＮＯＲをとるＮＯＲ回路でなり、前記第２の回路
がデータバス上の信号のＮＯＲをとるＮＯＲ回路とその
出力のインバータ、補信号線上の信号のＮＡＮＤをとる
ＮＡＮＤ回路、及び該インバータの出力とＮＡＮＤ回路
の出力のＮＯＲをとるＮＯＲ回路で成ることを特徴とす
る。
路の１例として提供する回路は、前記データバスの数と
前記補信号線の数が夫々２本であり、前記第１の回路が
データバス上の信号のＮＡＮＤをとるＮＡＮＤ回路、補
信号線上の信号のＮＯＲをとるＮＯＲ回路とその出力の
インバータ、及び該ＮＡＮＤ回路の出力とインバータの
出力のＮＯＲをとるＮＯＲ回路でなり、前記第２の回路
がデータバス上の信号のＮＯＲをとるＮＯＲ回路とその
出力のインバータ、補信号線上の信号のＮＡＮＤをとる
ＮＡＮＤ回路、及び該インバータの出力とＮＡＮＤ回路
の出力のＮＯＲをとるＮＯＲ回路で成ることを特徴とす
る。
【００１８】本発明の半導体メモリ・テストモード用回
路の他の例として提供する回路は、前記データバスと前
記補信号線の数がｎ本（ｎは３以上の正の整数）であ
り、前記第１の回路がデータ信号の積の否定を作る第３
の回路、補信号の和を作る第４の回路、及び第３と第４
の回路の出力のＮＯＲを作るＮＯＲ回路で成り、前記第
２の回路がデータ信号の和を作る第５の回路、補信号の
積の否定を作る第６の回路、及び第５と第６の回路の出
力のＮＯＲを作るＮＯＲ回路で成ることを特徴とする。
路の他の例として提供する回路は、前記データバスと前
記補信号線の数がｎ本（ｎは３以上の正の整数）であ
り、前記第１の回路がデータ信号の積の否定を作る第３
の回路、補信号の和を作る第４の回路、及び第３と第４
の回路の出力のＮＯＲを作るＮＯＲ回路で成り、前記第
２の回路がデータ信号の和を作る第５の回路、補信号の
積の否定を作る第６の回路、及び第５と第６の回路の出
力のＮＯＲを作るＮＯＲ回路で成ることを特徴とする。
【００１９】
【作用】本発明のテストモード用回路は、期待値がＨ
で、データバス上の信号Ｄ１，Ｄ２‥‥がＨ、補信号線
上の信号ＤＢ１，ＤＢ２‥‥がＬならばＨ出力を出し、
期待値がＬで、Ｄ１，Ｄ２‥‥がＬ、ＤＢ１，ＤＢ２‥
‥がＨならばＬ出力を出す。
で、データバス上の信号Ｄ１，Ｄ２‥‥がＨ、補信号線
上の信号ＤＢ１，ＤＢ２‥‥がＬならばＨ出力を出し、
期待値がＬで、Ｄ１，Ｄ２‥‥がＬ、ＤＢ１，ＤＢ２‥
‥がＨならばＬ出力を出す。
【００２０】その他の場合は全て出力端子はハイ・イン
ピーダンス状態に保たれる。従って、期待値Ｈに対して
入力（メモリの出力）Ｄ１，Ｄ２‥‥がＬのように期待
値とメモリ出力が一致しない場合、及び入力Ｄ１，Ｄ２
‥‥とそれらの補数値ＤＢ１，ＤＢ２‥‥が補数関係に
ならない場合、即ち両方ともＨ又はＬとなっている場合
には、出力端子はハイ・インピーダンス状態になるの
で、これを検出し、メモリの良否判断に使うことができ
る。これによってテストモード動作を正確に行なうこと
ができるようになる。
ピーダンス状態に保たれる。従って、期待値Ｈに対して
入力（メモリの出力）Ｄ１，Ｄ２‥‥がＬのように期待
値とメモリ出力が一致しない場合、及び入力Ｄ１，Ｄ２
‥‥とそれらの補数値ＤＢ１，ＤＢ２‥‥が補数関係に
ならない場合、即ち両方ともＨ又はＬとなっている場合
には、出力端子はハイ・インピーダンス状態になるの
で、これを検出し、メモリの良否判断に使うことができ
る。これによってテストモード動作を正確に行なうこと
ができるようになる。
【００２１】
【実施例】次に、添付図面を参照して本発明のテストモ
ード用回路の１例について説明する。
ード用回路の１例について説明する。
【００２２】図１は本発明のテストモード用回路の１例
を示す。同図において、１０１〜１０４は入力端子、１
１５は出力端子である。入力端子１０１にはメモリの第
１領域からの出力信号Ｄ１が入力し、入力端子１０２に
は信号Ｄ１の補数信号ＤＢ１が入力する。
を示す。同図において、１０１〜１０４は入力端子、１
１５は出力端子である。入力端子１０１にはメモリの第
１領域からの出力信号Ｄ１が入力し、入力端子１０２に
は信号Ｄ１の補数信号ＤＢ１が入力する。
【００２３】同様にして、入力端子１０３にはメモリの
第２領域からの出力信号Ｄ２が入力し、入力端子１０４
には信号Ｄ２の補数信号ＤＢ２が入力する。
第２領域からの出力信号Ｄ２が入力し、入力端子１０４
には信号Ｄ２の補数信号ＤＢ２が入力する。
【００２４】１０５はナンド回路（ＮＡＮＤ）で、その
２つの入力に印加された信号Ｄ１とＤ２が共に論理
“１”の時のみ出力が論理“０”になり、他の入力に対
しては出力が論理“１”になる。
２つの入力に印加された信号Ｄ１とＤ２が共に論理
“１”の時のみ出力が論理“０”になり、他の入力に対
しては出力が論理“１”になる。
【００２５】１０７はノア回路（ＮＯＲ）で、その２つ
の入力に印加された信号ＤＢ１とＤＢ２が共に論理
“０”の時のみ出力が論理“１”になり、他の入力に対
しては出力が論理“０”になる。
の入力に印加された信号ＤＢ１とＤＢ２が共に論理
“０”の時のみ出力が論理“１”になり、他の入力に対
しては出力が論理“０”になる。
【００２６】１１０はＮＯＲ回路１０７の出力を反転す
るインバータで、ＮＯＲ回路１０７の出力が“１”の時
は“０”、“０”の時は“１”に反転する回路である。
るインバータで、ＮＯＲ回路１０７の出力が“１”の時
は“０”、“０”の時は“１”に反転する回路である。
【００２７】１１１はＮＯＲ回路で、その２つの入力に
論理“０”が印加された場合に論理“１”を出力する。
１１３（Ｑ３）はオン・オフ・トランジスタでそのゲー
トにハイレベル信号Ｈ（論理“１”）が印加された場合
にオンし、ローレベル信号（論理“０”）が印加された
場合にオフする。
論理“０”が印加された場合に論理“１”を出力する。
１１３（Ｑ３）はオン・オフ・トランジスタでそのゲー
トにハイレベル信号Ｈ（論理“１”）が印加された場合
にオンし、ローレベル信号（論理“０”）が印加された
場合にオフする。
【００２８】従ってトランジスタ１１３はＤ１とＤ２が
“１”でＤＢ１とＤＢ２がともに“０”の時にのみオン
となり、他はオフ状態に留る。
“１”でＤＢ１とＤＢ２がともに“０”の時にのみオン
となり、他はオフ状態に留る。
【００２９】同様にして、１０８はＮＡＮＤ回路で、そ
の２つの入力に印加された入力ＤＢ１とＤＢ２が共に
“１”の時のみ出力に“０”を出し、その他は“１”を
出力する。
の２つの入力に印加された入力ＤＢ１とＤＢ２が共に
“１”の時のみ出力に“０”を出し、その他は“１”を
出力する。
【００３０】１０６はＮＯＲ回路で、その２つの入力に
印加された入力Ｄ１とＤ２が共に“０”の時出力に
“１”を出し、その他の時は“０”を出力する。１０９
はインバータで上記ＮＯＲ回路の出力を反転し、ＮＯＲ
回路の出力が“０”ならば“１”、“１”ならば“０”
にする。
印加された入力Ｄ１とＤ２が共に“０”の時出力に
“１”を出し、その他の時は“０”を出力する。１０９
はインバータで上記ＮＯＲ回路の出力を反転し、ＮＯＲ
回路の出力が“０”ならば“１”、“１”ならば“０”
にする。
【００３１】１１２はＮＯＲ回路で、前記ＮＡＮＤ回路
１０８の出力とインバータ１０９の出力が入力し、両信
号が“０”の時のみ出力に“１”を出し、その他の入力
に対しては“０”を出力する。
１０８の出力とインバータ１０９の出力が入力し、両信
号が“０”の時のみ出力に“１”を出し、その他の入力
に対しては“０”を出力する。
【００３２】従って、トランジスタ１１４はＤ１とＤ２
が“０”でＤＢ１とＤＢ２が“１”のときのみオンとな
り、他の入力信号に対してはオフとなる。
が“０”でＤＢ１とＤＢ２が“１”のときのみオンとな
り、他の入力信号に対してはオフとなる。
【００３３】トランジスタ１１３と１１４は直列に接続
され、トランジスタ１１３の一端（ソース又はドレイ
ン）がバイアス電源に接続され、他端は他のトランジス
タ１１４の一端（ソース又はドレイン）と接続され、ト
ランジスタ１１４の他端は接地されている。
され、トランジスタ１１３の一端（ソース又はドレイ
ン）がバイアス電源に接続され、他端は他のトランジス
タ１１４の一端（ソース又はドレイン）と接続され、ト
ランジスタ１１４の他端は接地されている。
【００３４】１１５は本テストモード用回路の出力端子
でトランジスタ１１３と１１４の接続点から取り出され
ている。
でトランジスタ１１３と１１４の接続点から取り出され
ている。
【００３５】次に、図２，図３を参照して図１の回路の
動作を簡単に説明する。今、メモリに論理“１”、即ち
ハイレベルＨを書き込んでおいて、それを読み出す場合
を考えると、各データバス１０１〜１０４の信号Ｄ１，
Ｄ２，ＤＢ１，ＤＢ２の期待値はＤ１とＤ２がＨ，ＤＢ
１とＤＢ２がＬであるから、この時の各ノードの状態
は、ＮＡＮＤ回路１０５の出力点Ｎ１がＬ、ＮＯＲ回路
１０６の出力点Ｎ２がＬ、ＮＯＲ回路１０７の出力点Ｎ
３がＨ、ＮＡＮＤ回路１０８の出力点Ｎ４がＨである。
動作を簡単に説明する。今、メモリに論理“１”、即ち
ハイレベルＨを書き込んでおいて、それを読み出す場合
を考えると、各データバス１０１〜１０４の信号Ｄ１，
Ｄ２，ＤＢ１，ＤＢ２の期待値はＤ１とＤ２がＨ，ＤＢ
１とＤＢ２がＬであるから、この時の各ノードの状態
は、ＮＡＮＤ回路１０５の出力点Ｎ１がＬ、ＮＯＲ回路
１０６の出力点Ｎ２がＬ、ＮＯＲ回路１０７の出力点Ｎ
３がＨ、ＮＡＮＤ回路１０８の出力点Ｎ４がＨである。
【００３６】従って、ＮＯＲ回路１１１の出力はＨ、Ｎ
ＯＲ回路１１２の出力はＬとなり、トランジスタ１１３
がオン、トランジスタ１１４がオフとなり、出力端子１
１５にはＨが出力される。
ＯＲ回路１１２の出力はＬとなり、トランジスタ１１３
がオン、トランジスタ１１４がオフとなり、出力端子１
１５にはＨが出力される。
【００３７】次に、メモリに論理“０”、即ちローレベ
ルＬを書き込んでおいて、それを読み出す場合を考え
る。このとき、各データバスの期待値は、Ｄ１とＤ２が
Ｌ、ＤＢ１とＤＢ２がＨである。
ルＬを書き込んでおいて、それを読み出す場合を考え
る。このとき、各データバスの期待値は、Ｄ１とＤ２が
Ｌ、ＤＢ１とＤＢ２がＨである。
【００３８】この時、各ノードの状態は、Ｎ１とＮ２が
Ｈ、Ｎ３とＮ４がＬである。従って、ＮＯＲ回路１１１
の出力はＬでトランジスタ１１３はオフ、ＮＯＲ回路１
１２の出力はＨでトランジスタ１１４はオンとなる。そ
の結果、出力端子１１５にはＬが出力される。
Ｈ、Ｎ３とＮ４がＬである。従って、ＮＯＲ回路１１１
の出力はＬでトランジスタ１１３はオフ、ＮＯＲ回路１
１２の出力はＨでトランジスタ１１４はオンとなる。そ
の結果、出力端子１１５にはＬが出力される。
【００３９】図２は上述のテストモード用回路の入出力
の関係を示している。同図の左半分はＤ１，Ｄ２がＨの
とき、右半分はＤ１，Ｄ２がＬのときを示している。
の関係を示している。同図の左半分はＤ１，Ｄ２がＨの
とき、右半分はＤ１，Ｄ２がＬのときを示している。
【００４０】次に、期待値とメモリからの出力Ｄ１，Ｄ
２が一致しない場合を考えてみると、例えば期待値がＨ
でＤ１及びＤ２がＬであると、ＤＢ１とＤＢ２は期待値
の補数Ｌであるから、ノードＮ１とＮ４にはＨが現われ
るのでＮＯＲ回路１１１，ＮＯＲ回路１１２の出力は共
にＬとなり、トランジスタ１１３も１１４もオフとな
る。
２が一致しない場合を考えてみると、例えば期待値がＨ
でＤ１及びＤ２がＬであると、ＤＢ１とＤＢ２は期待値
の補数Ｌであるから、ノードＮ１とＮ４にはＨが現われ
るのでＮＯＲ回路１１１，ＮＯＲ回路１１２の出力は共
にＬとなり、トランジスタ１１３も１１４もオフとな
る。
【００４１】このとき、出力端子１１５には、Ｈでもな
くＬでもない中間の出力が出る。即ち、出力端子１１５
はハイ・インピーダンス状態に保たれる。
くＬでもない中間の出力が出る。即ち、出力端子１１５
はハイ・インピーダンス状態に保たれる。
【００４２】図３は上述のハイ・インピーダンス状態を
示す場合のテストモード用回路の入力信号と出力信号の
様子を示す。同図において左半分は図２の場合と同じで
正常検出出力が得られるが、右半分は、信号がＬに変わ
り、従って期待値がＬとなって、補数値ＤＢ１とＤＢ２
はＨになっているが、Ｄ１とＤ２はＬにならず依然とし
てＨのままになっていることを示している。図から明ら
かなように、出力はＬよりも高くＨよりも低い中間の値
になっている。
示す場合のテストモード用回路の入力信号と出力信号の
様子を示す。同図において左半分は図２の場合と同じで
正常検出出力が得られるが、右半分は、信号がＬに変わ
り、従って期待値がＬとなって、補数値ＤＢ１とＤＢ２
はＨになっているが、Ｄ１とＤ２はＬにならず依然とし
てＨのままになっていることを示している。図から明ら
かなように、出力はＬよりも高くＨよりも低い中間の値
になっている。
【００４３】上述の説明から明らかなとおり、図３の回
路をテストモード用回路として使い、Ｈ書き込みの時の
出力をＨ、Ｌ書き込みの時の出力をＬとするＰＡＳＳ条
件にすれば正確なテスト結果が得られる。
路をテストモード用回路として使い、Ｈ書き込みの時の
出力をＨ、Ｌ書き込みの時の出力をＬとするＰＡＳＳ条
件にすれば正確なテスト結果が得られる。
【００４４】図１のテストモード用回路は、メモリ領域
が２つの場合について述べたが、本発明のテストモード
用回路はメモリ領域が３つ以上になったときでも同様に
適用することができる。
が２つの場合について述べたが、本発明のテストモード
用回路はメモリ領域が３つ以上になったときでも同様に
適用することができる。
【００４５】即ち、図１の回路において、ノードＮ１に
現われる信号は入力信号Ｄ１とＤ２の論理積の否定であ
り、ノードＮ３に現われる信号はＤＢ１とＤＢ２の論理
和の否定であるからインバータ１１０の出力に現われる
信号はＤＢ１とＤＢ２の論理和である。
現われる信号は入力信号Ｄ１とＤ２の論理積の否定であ
り、ノードＮ３に現われる信号はＤＢ１とＤＢ２の論理
和の否定であるからインバータ１１０の出力に現われる
信号はＤＢ１とＤＢ２の論理和である。
【００４６】同様にして、ノードＮ４に現われる信号は
ＤＢ１とＤＢ２の論理積の否定であり、ノードＮ２に現
われる信号はＤ１とＤ２の論理和の否定であるからイン
バータ１０９の出力に現われる信号はＤ１とＤ２の論理
和である。
ＤＢ１とＤＢ２の論理積の否定であり、ノードＮ２に現
われる信号はＤ１とＤ２の論理和の否定であるからイン
バータ１０９の出力に現われる信号はＤ１とＤ２の論理
和である。
【００４７】従って、メモリ領域がｎの場合には、図５
に示すとおりの論理回路を作ればよい。実際の回路は複
雑になるので図示することを省略し、論理式によって簡
単に説明する。
に示すとおりの論理回路を作ればよい。実際の回路は複
雑になるので図示することを省略し、論理式によって簡
単に説明する。
【００４８】入力信号をＤ１，Ｄ２，Ｄ３‥‥Ｄｎと
し、それらの補数をＤＢ１，ＤＢ２，ＤＢ３‥‥ＤＢｎ
とするとＮＯＲ回路５１１の入力Ｎ１はＤ１・Ｄ２・Ｄ
３‥‥Ｄｎの否定であり、入力Ｎ３′はＤＢ１＋ＤＢ２
＋ＤＢ３‥‥＋ＤＢｎであるから、ＮＯＲ回路５１１の
出力は、
し、それらの補数をＤＢ１，ＤＢ２，ＤＢ３‥‥ＤＢｎ
とするとＮＯＲ回路５１１の入力Ｎ１はＤ１・Ｄ２・Ｄ
３‥‥Ｄｎの否定であり、入力Ｎ３′はＤＢ１＋ＤＢ２
＋ＤＢ３‥‥＋ＤＢｎであるから、ＮＯＲ回路５１１の
出力は、
【００４９】
【数１】 で与えられる。また、ＮＯＲ回路５１２の入力Ｎ２′は
Ｄ１＋Ｄ２＋Ｄ３‥‥＋Ｄｎであり入力Ｎ４はＤＢ１・
ＤＢ２・ＤＢ３‥‥ＤＢｎの否定であるから、ＮＯＲ回
路５１２の出力は、
Ｄ１＋Ｄ２＋Ｄ３‥‥＋Ｄｎであり入力Ｎ４はＤＢ１・
ＤＢ２・ＤＢ３‥‥ＤＢｎの否定であるから、ＮＯＲ回
路５１２の出力は、
【００５０】
【数２】 で与えられる。
【００５１】上述の説明において或る入力Ｄｋとその補
数ＤＢｋの関係は、論理上はＤｋの否定がＤＢｋである
と考えてよいが、回路設計上は多少異なる場合もある。
数ＤＢｋの関係は、論理上はＤｋの否定がＤＢｋである
と考えてよいが、回路設計上は多少異なる場合もある。
【００５２】以上、本発明の半導体メモリのテスト回路
について説明して来たが、本発明は上記実施例そのもの
に限定されるものではなく、本発明の技術思想を逸脱し
ない範囲で種々の変形があることは勿論である。
について説明して来たが、本発明は上記実施例そのもの
に限定されるものではなく、本発明の技術思想を逸脱し
ない範囲で種々の変形があることは勿論である。
【００５３】
【発明の効果】本発明のテストモード用回路は、少なく
とも２以上のデータバスＤ１〜Ｄｎとその補信号線ＤＢ
１〜ＤＢｎを有する半導体メモリからの出力に対して、
Ｄ１〜Ｄｎの論理とＤＢ１〜ＤＢｎの論理の組み合わせ
によって出力トランジスタの状態を決定するようにし
て、メモリの複数の領域を１度にテストする（データ圧
縮をする）回路であって、該回路はメモリ出力に誤りが
あるにもかかわらず正しいと判断してしまう場合が無い
ようにし、正確なテストモード動作を実現できるという
効果を奏する。
とも２以上のデータバスＤ１〜Ｄｎとその補信号線ＤＢ
１〜ＤＢｎを有する半導体メモリからの出力に対して、
Ｄ１〜Ｄｎの論理とＤＢ１〜ＤＢｎの論理の組み合わせ
によって出力トランジスタの状態を決定するようにし
て、メモリの複数の領域を１度にテストする（データ圧
縮をする）回路であって、該回路はメモリ出力に誤りが
あるにもかかわらず正しいと判断してしまう場合が無い
ようにし、正確なテストモード動作を実現できるという
効果を奏する。
【図１】本発明のテストモード用回路の１例を示す回路
図である。
図である。
【図２】図１の回路の入出力関係を示す波形図である。
【図３】図１の回路の入出力関係を示す波形図である。
【図４】メモリ装置の構成例を示すブロック図である。
【図５】本発明のテストモード用回路の他の例を示す回
路図である。
路図である。
【図６】従来のテストモード用回路を示す回路図であ
る。
る。
１０１，１０３ データバスに接続する入力端子 １０２，１０４ 補信号線に接続する入力端子 １０５，１０８ ＮＡＮＤ回路 １０６，１０７，１１１，１１２ ＮＯＲ回路 １０９，１１０ インバータ １１３，１１４ トランジスタ １１５ 出力端子
Claims (3)
- 【請求項１】 半導体メモリの出力信号をテストするテ
ストモード用回路であって、 前記半導体メモリに接続された複数のデータバスと、各
データバスに供給される信号の補信号が供給される補信
号線にそれぞれ接続された複数の入力端子と、 前記複数のデータバスに供給される入力データと補信号
線に供給される入力データの２進補数の全てのビット毎
の積を作る第１の回路と、 前記複数のデータバスに供給される入力データの２進補
数と補信号線に供給される入力データの全てのビット毎
の積を作る第２の回路と、 電源とアースの間に直列接続された第１と第２のトラン
ジスタと、を含み、 前記第１のトランジスタのゲートに前記第１の回路の出
力が接続され、前記第２のトランジスタのゲートに前記
第２の回路の出力が接続され、前記第１のトランジスタ
と第２のトランジスタの接続点が出力端子に接続されて
なる半導体メモリのテストモード用回路。 - 【請求項２】 請求項１に記載のテストモード用回路に
おいて、前記データバスの数と前記補信号線の数が夫々
２本であり、 前記第１の回路がデータバス上の信号のＮＡＮＤをとる
ＮＡＮＤ回路、補信号線上の信号のＮＯＲをとるＮＯＲ
回路とその出力のインバータ、及び該ＮＡＮＤ回路の出
力とインバータの出力のＮＯＲをとるＮＯＲ回路でな
り、 前記第２の回路がデータバス上の信号のＮＯＲをとるＮ
ＯＲ回路とその出力のインバータ、補信号線上の信号の
ＮＡＮＤをとるＮＡＮＤ回路、及び該インバータの出力
とＮＡＮＤ回路の出力のＮＯＲをとるＮＯＲ回路で成る
ことを特徴とする半導体メモリのテストモード用回路。 - 【請求項３】 請求項１に記載のテストモード用回路に
おいて、前記データバスと前記補信号線の数がｎ本（ｎ
は３以上の正の整数）であり、 前記第１の回路がデータ信号の積の否定を作る第３の回
路、補信号の和を作る第４の回路、及び第３と第４の回
路の出力のＮＯＲを作るＮＯＲ回路で成り、 前記第２の回路がデータ信号の和を作る第５の回路、補
信号の積の否定を作る第６の回路、及び第５と第６の回
路の出力のＮＯＲを作るＮＯＲ回路で成ることを特徴と
する半導体メモリのテストモード用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239981A JPH0793994A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリのテストモード用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239981A JPH0793994A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリのテストモード用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793994A true JPH0793994A (ja) | 1995-04-07 |
Family
ID=17052706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239981A Pending JPH0793994A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリのテストモード用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10250259B2 (en) * | 2017-03-24 | 2019-04-02 | Synaptics Japan Gk | Device and method for digital signal transmission |
-
1993
- 1993-09-27 JP JP5239981A patent/JPH0793994A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10250259B2 (en) * | 2017-03-24 | 2019-04-02 | Synaptics Japan Gk | Device and method for digital signal transmission |
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