JPH06163829A - 集積回路とその製法 - Google Patents

集積回路とその製法

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JPH06163829A
JPH06163829A JP5190597A JP19059793A JPH06163829A JP H06163829 A JPH06163829 A JP H06163829A JP 5190597 A JP5190597 A JP 5190597A JP 19059793 A JP19059793 A JP 19059793A JP H06163829 A JPH06163829 A JP H06163829A
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emitter
epitaxial
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JP5190597A
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English (en)
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Darrell Hill
ヒル ダレル
Albert H Taddiken
エィチ．タディケン アルバート
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Original Assignee
Texas Instruments Inc
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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【目的】 電界効果デバイスを含む集積回路の生産性及
び歩留り向上。 【構成】 集積回路がバイポーラ・トランジスタと電界
効果トランジスタで構成され、電界効果トランジスタの
チャンネル及びバイポーラ・トランジスタのベースがベ
ース・エピタキシャル層１６から形成され、この為電界
効果トランジスタ及びバイポーラ・トランジスタが共通
の材料の構造内に形成される。別の形式では、集積回路
が基板１０、サブコレクタ層１２、コレクタ層１４、ベ
ース層１６、エミッタ層１８、エミッタ層１８に対する
電気接点２０，２８，３５、ベース層１６に対するベー
ス接点３４及びサブコレクタ層１２に対するコレクタ接
点４２が形成されたバイポーラ・トランジスタ、及びエ
ミッタ層１８に対する第１のゲート接点２０，３０、ベ
ース層１６に対する第１のソース接点３６及びベース層
１６に対する第１のドレイン接点３７が形成された電界
効果トランジスタで構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は全般的に電界効果トラ
ンジスタとバイポーラ・トランジスタとを集積する方法
に関する。
【０００２】
【従来の技術及び課題】この発明の範囲を制限するつも
りはないが、１例として、ヘテロ接合バイポーラ・トラ
ンジスタ（ＨＢＴ）及び接合形電界効果トランジスタ
（ＪＦＥＴ）を集積したモノリシック回路についてこの
発明の背景を説明する。
【０００３】従来、この分野では、バイポーラの大電
力、並びに電界効果装置によって可能になる小電力のス
イッチング及び論理をモノリシック・チップの上に合せ
て持つと云う魅力的な組合せの為、バイポーラ及び電界
効果トランジスタ技術を組合せる努力が払われてきた。
こう云う従来の試みは、バイポーラ・トランジスタに一
層よく適した方法及び材料構造の中に電界効果装置を収
容する様に設計しなければならない為に、限られた範囲
でしか成功を収めなかった。更に、電界効果装置を含め
る為に必要な余分のプロセス工程がプロセスを複雑に
し、生産性及び歩留まりを悪くしていた。こう云う従来
の方法の制約を克服する様な解決策が望まれている。
【０００４】
【課題を解決する為の手段及び作用】集積回路にＨＢＴ
及びＪＦＥＴを組合せることの利点は従来から認識され
ている。ＨＢＴの速度、電力及び直線性とＦＥＴによっ
て可能になる密に詰込んだ小電力の論理又はメモリとの
組合せにより、従来は２つ又は３つのチップを必要とし
ていた様な機能を１個のチップの上に集積することがで
きる。然し、従来の解決策は、ＦＥＴよりもＨＢＴによ
り適した方法及び材料を使って、ＦＥＴを集積するのが
一般的であった。その為、ＦＥＴを追加することは、追
加の写真製版又はエピタキシャル成長工程だけを用いて
達成されるのが一般的であった。然し、この発明はＦＥ
Ｔ装置を含める為に、この様な譲歩をしない。ＦＥＴを
含める為に余分の写真製版工程を必要とせず、追加のエ
ピタキシャル成長も必要としない。
【０００５】準相補形回路、即ち異なる装置系のｎ形及
びｐ形装置（例えば、ｎチャンネル形ＦＥＴを持つｐｎ
ｐ形ＨＢＴ又はｐチャンネル形ＦＥＴを持つｎｐｎ形の
ＨＢＴ）は、回路の性能及び効率にかなりの有利をもた
らす可能性があるにも関わらず、従来の方法では広く利
用されていない。これは恐らく、ｎｐｎ形ＨＢＴを使う
ことによって一層よい性能が得られると従来考えられて
いた為であると思われる。ｎｐｎ形ＨＢＴ及びｐチャン
ネル形ＦＥＴの組合せは、ＨＢＴのベースに使われるｐ
形層がＦＥＴのチャンネルには適していない為、簡単で
はない。これは比較的強くドープするのが典型的であ
り、その為ピンチオフが困難である。ｎｐｎ形ＨＢＴの
性能を余り犠牲にしてはならないとすると、ＦＥＴチャ
ンネルはその構造内のどこか他の所に導入しなければな
らない。別個のＦＥＴチャンネルを使っても、ＧａＡｓ
に於ける正孔の移動度が低い為に、ＦＥＴの性能が限ら
れている。
【０００６】これと対照的に、この発明はｎチャンネル
形ＦＥＴと集積したｐｎｐ形ＨＢＴを利用する。典形的
には、ｐｎｐ形ＨＢＴのベースが、相当するｆmax を持
つｎｐｎよりも一層薄手であり、一層軽くドープされて
いる。その為、ＦＥＴチャンネルとして使う時、ｐｎｐ
形ベース層はずっと低い電圧でピンチオフになる。更
に、その結果得られるｎチャンネル形ＦＥＴは、ＧａＡ
ｓに於けるｐチャンネル形ＦＥＴで可能であるよりも、
ずっと高い性能（ｆt ，トランスコンダクタンス）を持
つ。
【０００７】従来の方法は、ＨＢＴ又はＦＥＴの一部分
を形成する為にイオン打込み並びに／又は拡散に頼って
いる。これは控え目に見ても余分の処理工程であるが、
更に重要な制約は、打込みによって生じた損傷を修理す
る為にアニールを必要とすることである。アニール温度
は典形的には約８００℃程度である。このアニールより
前にくるプロセスの工程は、このアニール温度に耐える
ことができなければならない。金属はアニールに特有な
高い温度によって特に影響を受けやすい。大抵の場合は
約４５０℃で合金化するオーミック接点はこう云う高い
温度によって破壊されることがある。一般的に金属は、
ＧａＡｓ基板から剥離せずに、高い温度に晒してもよい
様にする様な熱膨張係数を持つ様に注意深く選ばなけれ
ばならない。或る方法でドーパントをデポジットする為
に打込みを使うと、この打込みより前に行なうことがで
きる処理に著しい制約が加わることが理解されよう。こ
の発明では、装置の能動領域を形成する為にドーパント
の打込みを必要としない。装置に関係する全てのドーピ
ングは、装置の材料構造を構成するエピタキシャル層を
形成する時にその場所で行なわれる。更に、ＦＥＴ装置
は、ＨＢＴの同じメサ・エッチング方法を用いて形成さ
れる。ＦＥＴチャンネルを形成する為に打込みの必要が
ない。
【０００８】一般的に云うと、この発明の一形式では、
集積回路がバイポーラ・トランジスタと電界効果トラン
ジスタで構成され、電界効果トランジスタのチャンネル
及びバイポーラ・トランジスタのベースが同じエピタキ
シャル層から形成され、この為電界効果トランジスタ及
びバイポーラ・トランジスタが共通の材料の構造の中に
形成される。
【０００９】この発明の別の形式では、集積回路が、基
板と、エピタキシャル・サブコレクタ層と、エピタキシ
ャル・コレクタ層と、エピタキシャル・ベース層と、エ
ピタキシャル・エミッタ層と、エミッタ層に対するエミ
ッタ電気接点、ベース層に対するベース接点及びサブコ
レクタ層に対するコレクタ接点が形成されたバイポーラ
・トランジスタと、エミッタ層に対する第１のゲート接
点、ベース層に対する第１のソース接点及びベース層に
対する第１のドレイン接点が形成された電界効果トラン
ジスタとで構成される。エピタキシャルのデポジッショ
ン並びにその結果得られる層又はその一部分が、この明
細書ではバイポーラ・トランジスタの機能によって果た
される。従って、「ベース」層の一部分が電界効果トラ
ンジスタに対するソース／チャンネル／ドレイン領域と
して作用する。
【００１０】ここで説明するこの発明の方法は、ドーパ
ントのイオン打込みをせずに、同じ基板上に品質の高い
準相補形のＨＢＴ及びＦＥＴを作ることのできる最初の
方法であると考えられる。これは、ＨＢＴを収容する様
に設計された材料構造内にＦＥＴを含める為の最も簡単
な方法であるとも考えられる。ここで説明する方法は、
ＨＢＴをつくるのに必要な以上に、余分なプロセス工程
を必要としない。最後に、ｐｎｐ形ＨＢＴ及びｎチャン
ネル形ＦＥＴの組合せは、性能に於て他の組合せより優
れていると考えられる。
【００１１】図面全体に亘り、対応する参照数字及び記
号は、特に断らない限り、対応する部分を表わすものと
する。
【００１２】
【実施例】第１の好ましい実施例の装置を形成する為の
エピタキシャル材料構造が図１に示されている。好まし
い実施例の構造では、例えばｐ形のＧａＡｓのサブコレ
クタ層１２が（分子ビーム・エピタキシャル法又は金属
−有機化学反応気相成長の様な）適当な方法により、反
絶縁正ＧａＡｓの基板１０の上に好ましくは１μｍの厚
さにエピタキシャルに成長させられ、例えば約５×１０
18cm-3の濃度にＣでドープされる。Ｃはその拡散係数が
（例えばＺｎに比べて）非常に小さいので好ましい。コ
レクタ層１４を、好ましくは０．５μｍの厚さに、例え
ばＧａＡｓからエピタキシャル成長させ、例えばＣで約
３×１０16cm-3にドープする。ベース層１６は、好まし
くは５０nmの厚さに例えばＧａＡｓで成長させ、例えば
Ｓｉで約２×１０18cm-3にｎ形にドープする。例えばＡ
ｌＧａＡｓのエミッタ層１８及びエミッタ・キャップ層
２０を成長させる。エミッタ層は５０nmの厚さであるこ
とが好ましく、例えばＣで約１×１０18cm-3にｐ形にド
ープする。例えばＧａＡｓのエミッタ・キャップ層は３
００nmの厚さであることが好ましく、例えばＣで約５×
１０19cm-3にドープする。
【００１３】装置の能動領域を限定する区域に亘って約
４．０μｍのＡｕ ２４をデポジットする為の蒸着及び
持上げ手順にフォトレジスト（図に示していない）を使
う。Ａｕ ２４が５ ＭｅｖのＯ2 の打込みに対するマ
スクとして作用し、この打込みが、エミッタ、ベース、
コレクタ及びサブコレクタ層を反絶縁性領域に変換する
ことにより、半導体ウェーハ上の装置の能動領域を隔離
するのに役立つ。この打込みは装置の能動領域にドーパ
ントを入れるものではないことに注意されたい。それ
は、装置を取巻くドープされた層を反絶縁状態に変換す
るのに役立つだけである。その結果得られる構造が図２
に示されており、この図で隔離された領域２２は陰影線
を施して示してある。
【００１４】フォトレジスト２６を使って図３に示す金
属エミッタ接点２８及びゲート金属３０を限定するが、
これは例えば２０nmのＴｉ／２０nmのＰｔ／１００nmの
Ａｕで構成される。その後フォトレジスト２６を取除
き、過剰の接点金属３１を持上げによって取去る。
【００１５】次に、例えばＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ（容積比１：８：１６０）の溶液を用いて、エミッタ
接点層２０及びエミッタ層１８を取去る。これによって
ベース層１６が露出する。エミッタ接点金属２８及びゲ
ート金属３０がエミッタ・エッチに対する自然のマスク
として作用する。このエッチはエミッタ接点金属２８を
若干アンダーカットする。その結果得られる構造が図４
に示されている。
【００１６】フォトレジスト３２を使って、金属ベース
接点３４、ソース金属接点３６及びドレイン金属接点３
７を限定するが、これらは例えば５０nmのＡｕＧｅ／１
４nmのＮｉ／２００nmのＡｕで構成され、蒸着によって
デポジットされる。その後、過剰のメタライズ部分３８
はフォトレジストと共に持上げて取去る。蒸着の際、若
干のベース金属もエミッタ・メタの上にデポジットされ
る。これが図５に接点３５として示されている。ベース
・エッチでアンダーカットの輪郭になる為、接点３５は
ベース接点３４から電気的に隔離されている。
【００１７】フォトレジスト４０をパターンぎめエッチ
の為に使い、サブコレクタ層１２を露出する。同じフォ
トレジスト４０を持上げ過程で使って、コレクタ接点金
属４２、例えば、１０nmのＡｕ／１５０nmのＡｕＺｎ／
１００nmのＡｕをデポジットする。コレクタ・メタライ
ズ部分４２を蒸着した後、過剰のメタライズ部分４４は
フォトレジスト４０を除去する時に持上げられて除かれ
る。この持上げの前の構造が図６に示されている。持上
げの後の構造が図７に示されている。これは、ｐｎｐ形
ＨＢＴ及びｎチャンネル形ＪＦＥＴを準相補形に集積す
るこの発明の考えの第１の実施例を表わす。ＨＢＴがエ
ミッタ・メサ（３５，２８，２０及び１８）、ベース接
点３４及びコレクタ接点４２を含む。ＪＦＥＴが図７に
示されており、ゲート・メサ（３９，３０，２０及び１
８）、ソース接点３６及びドレイン接点３７を含む。
【００１８】第２の好ましい実施例の構造が図８に示さ
れている。ＨＢＴは図７と同じ様に示されているが、Ｊ
ＦＥＴはＭＥＳＦＥＴに置換わっている。この構造は、
第１の好ましい実施例の構造と同様につくられるが、ゲ
ート・メサを形成する代わりに、ゲート金属４６がベー
ス層１６に直接的に適用される。希望によっては、ゲー
ト金属４６を適用する前に、ゲート・リセス・エッチを
実施して、ＦＥＴの閾値電圧を変えることができる。こ
の金属−半導体界面が、ＭＥＳＦＥＴ装置に特有のショ
ットキー接合を形成する。
【００１９】第３の好ましい実施例の構造が図９に示さ
れている。この場合も、ＨＢＴ構造は第１及び第２の実
施例と変らない。然し、ＦＥＴは、ゲート・メサからの
チャンネル制御だけに頼る代わりに、サブコレクタ層１
２及びコレクタ層１４に対する接点４８をも含む。或る
構成では、ゲート・メサ（３９，３０，２０及び１８）
はバックゲート接点４８に接続することができる。これ
によって、ゲート・メサの下方にある層１６内のチャン
ネル領域は、ゲート・メサだけの場合よりも印加電圧を
一層小さくして空乏状態にすることができる。
【００２０】第４の好ましい実施例の構造は第１の好ま
しい実施例のＨＢＴ及びＪＦＥＴを第２の好ましい実施
例のＭＥＳＦＥＴ構造と組合せたものである。３種類の
装置全部を同時に形成することができ、図１０に示す様
に、殆ど或いは全く余分のプロセス工程を必要としな
い。
【００２１】以上若干の好ましい実施例を詳しく説明し
た。この発明の範囲は、以上説明したものと異なるが、
特許請求の範囲に含まれる実施例をも包括することを承
知されたい。
【００２２】内部及び外部の接続はオーミック、容量
性、直接又は間接形、バイヤ経由回路又はその他の形に
することができる。実際に構成するには、シリコン、砒
化ガリウム又はその他の電子材料系並びに光学をベース
にした又はその他の技術をベースにした形で、完全な集
積回路として又は個別部品とすることが考えられる。
【００２３】この発明を実施例について説明したが、以
上の説明はこの発明を制約するものと解してはならな
い。当業者には、以上の説明から、実施例の種々の変更
及び組合せやこの発明のその他の実施例が考えられよ
う。従って、特許請求の範囲はこの様な変更又は実施例
をも包括することを承知されたい。
【００２４】以上の説明に関連して、この発明は下記の
実施態様を有する。 １）バイポーラ・トランジスタ及び電界効果トランジス
タを有し、該電界効果トランジスタのチャンネル及び前
記バイポーラ・トランジスタのベースがベース・エピタ
キシャル層から形成され、電界効果トランジスタ及びバ
イポーラ・トランジスタが共通の材料の構造の中に形成
されている集積回路。
【００２５】２）１）に記載した集積回路に於て、電界
効果トランジスタがバイポーラ・トランジスタのエミッ
タ層で形成された第１のゲート構造を有する集積回路。
【００２６】３）１）に記載した集積回路に於て、電界
効果トランジスタが、バイポーラ・トランジスタのベー
ス層に対するオーミック・ソース接点と、バイポーラ・
トランジスタのベース層に対するショットキー障壁接点
と、バイポーラ・トランジスタのベース層に対するオー
ミック・ドレイン接点とを有する集積回路。
【００２７】４）２）に記載した集積回路に於て、バイ
ポーラ・トランジスタのサブコレクタ層と接触する第２
のゲート構造を有する集積回路。
【００２８】５）１）に記載した集積回路に於て、バイ
ポーラ・トランジスタがヘテロ接合バイポーラ・トラン
ジスタである集積回路。
【００２９】６）１）に記載した集積回路に於て、ベー
ス層がｎ形にドープされている集積回路。
【００３０】７）１）に記載した集積回路に於て、ベー
ス・エピタキシャル層が該層の成長の間にデポジットさ
れたｎ形ドーパントを含む集積回路。
【００３１】８）１）に記載した集積回路に於て、ベー
ス・エピタキシャル層がＧａＡｓで構成されている集積
回路。
【００３２】９）４）に記載した集積回路に於て、バイ
ポーラ・トランジスタがｎｐｎ形であり、電界効果トラ
ンジスタがｐチャンネル形である集積回路。
【００３３】１０）基板と、エピタキシャル・サブコレ
クタ層と、エピタキシャル・コレクタ層と、エピタキシ
ャル・ベース層と、エピタキシャル・エミッタ層と、前
記エミッタ層に対するエミッタ電気接点、前記ベース層
に対するベース接点及び前記サブコレクタ層に対するコ
レクタ接点が形成されたｐｎｐ形バイポーラ・トランジ
スタと、第１のゲート、前記ベース層に対する第１のソ
ース・オーミック接点、及び前記ベース層に対する第１
のドレイン・オーミック接点が形成された第１のｎチャ
ンネル形電界効果トランジスタとを有し、この為前記バ
イポーラ・トランジスタ及び電界効果トランジスタが共
通の材料の構造内につくられている集積回路。
【００３４】１１）１０）に記載した集積回路に於て、
第１のゲートがエミッタ層と接触している集積回路。
【００３５】１２）１０）に記載した集積回路に於て、
第１のゲートがベース層と共にショットキー障壁接点を
形成する集積回路。
【００３６】１３）１０）に記載した集積回路に於て、
サブコレクタ層に接続された第２のゲート接点を有する
集積回路。
【００３７】１４）１０）に記載した集積回路に於て、
第１のゲートがエミッタ層と接触し、更にベース層に対
するショットキー障壁ゲート接点、前記ベース層に対す
る第２のオーミック・ソース接点及び前記ベース層に対
する第２のオーミック・ドレイン接点が形成された第２
の電界効果トランジスタを有する集積回路。
【００３８】１５）１０）に記載した集積回路に於て、
エピタキシャル成長の間、前記層にドーパントが添加さ
れる集積回路。
【００３９】１６）１０）に記載した集積回路に於て、
バイポーラ・トランジスタがヘテロ接合バイポーラ・ト
ランジスタである集積回路。
【００４０】１７）集積回路を形成する方法に於て、基
板、エピタキシャル・サブコレクタ層、エピタキシャル
・コレクタ層、エピタキシャル・ベース層、エピタキシ
ャル・エミッタ層及びエピタキシャル・エミッタ・キャ
ップ層からなる材料構造を形成し、前記エミッタ・キャ
ップ層の上に金属をデポジットしてエミッタ接点を形成
し、該エミッタ接点によって覆われていない区域から前
記エミッタ・キャップ層及び前記エミッタ層をエッチン
グし、前記ベース層の上に金属をデポジットして、少な
くとも１つのベース接点、ドレイン接点及びソース接点
を同時に形成し、前記ベース層をエッチングして、バイ
ポーラ・トランジスタのベース・メサから電界効果トラ
ンジスタのソース／チャンネル／ドレイン領域を隔離す
る工程を含む方法。
【００４１】１８）１７）に記載した方法に於て、エミ
ッタ・キャップ層の上に金属をデポジットしてエミッタ
接点を形成する工程がゲート接点をも形成し、エミッタ
接点によって覆われていない区域からエミッタ・キャッ
プ層及びエミッタ層をエッチングする工程が、ゲート接
点によって覆われた区域からエミッタ・キャップ層及び
エミッタ層をエッチングすることを除外する方法。
【００４２】１９）１７）に記載した方法に於て、ショ
ットキー障壁ゲート接点を形成する為の金属をデポジッ
トすることを含む方法。
【００４３】２０）１７）に記載した方法に於て、ベー
ス層がＧａＡｓであり、エミッタ層がＡｌＧａＡｓであ
る方法。
【００４４】２１）１７）に記載した方法に於て、バイ
ポーラ・トランジスタがヘテロ接合バイポーラ・トラン
ジスタである方法。
【００４５】２２）全般的に云うと、この発明の１形式
では、集積回路がバイポーラ・トランジスタと電界効果
トランジスタで構成され、電界効果トランジスタのチャ
ンネル及びバイポーラ・トランジスタのベースがベース
・エピタキシャル層１６から形成され、この為電界効果
トランジスタ及びバイポーラ・トランジスタが共通の材
料の構造内に形成される。この発明の別の形式では、集
積回路が基板１０、エピタキシャル・サブコレクタ層１
２、エピタキシャル・コレクタ層１４、エピタキシャル
・ベース層１６、エピタキシャル・エミッタ層１８、エ
ミッタ層１８に対するエミッタ電気接点２０，２８，３
５、ベース層１６に対するベース接点３４及びサブコレ
クタ層１２に対するコレクタ接点４２が形成されたバイ
ポーラ・トランジスタ、及びエミッタ層１８に対する第
１のゲート接点２０，３０、ベース層１６に対する第１
のソース接点３６及びベース層１６に対する第１のドレ
イン接点３７が形成された電界効果トランジスタで構成
される。
【図面の簡単な説明】
【図１】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図２】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図３】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図４】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図５】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図６】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図７】種々の完成段階に於ける第１の好ましい実施例
の装置の断面図。
【図８】第２の好ましい実施例の装置の断面図。
【図９】第３の好ましい実施例の装置の断面図。
【図１０】第４の好ましい実施例の装置の断面図。
【符号の説明】 １６ ベース・エピタキシャル層 ３０ ＦＥＴのゲート接点 ３４ バイポーラのベース接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 7377−4Ｍ Ｈ０１Ｌ 29/72 7376−4Ｍ 29/80 Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 バイポーラ・トランジスタ及び電界効果
    トランジスタを有し、該電界効果トランジスタのチャン
    ネル及び前記バイポーラ・トランジスタのベースがベー
    ス・エピタキシャル層から形成され、電界効果トランジ
    スタ及びバイポーラ・トランジスタが共通の材料の構造
    の中に形成されている集積回路。
  2. 【請求項２】 基板と、エピタキシャル・サブコレクタ
    層と、エピタキシャル・コレクタ層と、エピタキシャル
    ・ベース層と、エピタキシャル・エミッタ層と、前記エ
    ミッタ層に対するエミッタ電気接点、前記ベース層に対
    するベース接点及び前記サブコレクタ層に対するコレク
    タ接点が形成されたｐｎｐ形バイポーラ・トランジスタ
    と、第１のゲート、前記ベース層に対する第１のソース
    ・オーミック接点、及び前記ベース層に対する第１のド
    レイン・オーミック接点が形成された第１のｎチャンネ
    ル形電界効果トランジスタとを有し、この為前記バイポ
    ーラ・トランジスタ及び電界効果トランジスタが共通の
    材料の構造内につくられている集積回路。
  3. 【請求項３】 集積回路を形成する方法に於て、基板、
    エピタキシャル・サブコレクタ層、エピタキシャル・コ
    レクタ層、エピタキシャル・ベース層、エピタキシャル
    ・エミッタ層及びエピタキシャル・エミッタ・キャップ
    層からなる材料構造を形成し、前記エミッタ・キャップ
    層の上に金属をデポジットしてエミッタ接点を形成し、
    該エミッタ接点によって覆われていない区域から前記エ
    ミッタ・キャップ層及び前記エミッタ層をエッチング
    し、前記ベース層の上に金属をデポジットして、少なく
    とも１つのベース接点、ドレイン接点及びソース接点を
    同時に形成し、前記ベース層をエッチングして、バイポ
    ーラ・トランジスタのベース・メサから電界効果トラン
    ジスタのソース／チャンネル／ドレイン領域を隔離する
    工程を含む方法。
JP5190597A 1992-07-31 1993-07-30 集積回路とその製法 Pending JPH06163829A (ja)

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