JPH06209078A - 素子の特性評価用回路 - Google Patents
素子の特性評価用回路Info
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- JPH06209078A JPH06209078A JP5003385A JP338593A JPH06209078A JP H06209078 A JPH06209078 A JP H06209078A JP 5003385 A JP5003385 A JP 5003385A JP 338593 A JP338593 A JP 338593A JP H06209078 A JPH06209078 A JP H06209078A
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000011156 evaluation Methods 0.000 claims description 37
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 13
- 230000007774 longterm Effects 0.000 abstract description 8
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
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Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 容易に多数のデータ数が得られ、また、長期
信頼性評価試験に用いた場合に容易に試験可能な素子の
特性評価用回路を提供することにある。 【構成】 半導体基板上に設けられたＮｃｈトランジス
タ１ａおよびＰｃｈトランジスタ１ｂを終端部に行配線
用パッドＧ０〜Ｇ９を有する行配線Ｌ０〜Ｌ９と、終端
部にそれぞれ列配線用パッドＤＮ０〜ＤＮ９、列配線用
パッドＤＰ０〜ＤＰ９を有する列配線ＮＬ０〜ＮＬ９お
よび列配線ＰＬ０〜ＰＬ９線とによりマトリックス状に
配線し、各パッドの直後に保護回路２を設けたものであ
る。
信頼性評価試験に用いた場合に容易に試験可能な素子の
特性評価用回路を提供することにある。 【構成】 半導体基板上に設けられたＮｃｈトランジス
タ１ａおよびＰｃｈトランジスタ１ｂを終端部に行配線
用パッドＧ０〜Ｇ９を有する行配線Ｌ０〜Ｌ９と、終端
部にそれぞれ列配線用パッドＤＮ０〜ＤＮ９、列配線用
パッドＤＰ０〜ＤＰ９を有する列配線ＮＬ０〜ＮＬ９お
よび列配線ＰＬ０〜ＰＬ９線とによりマトリックス状に
配線し、各パッドの直後に保護回路２を設けたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は素子の特性評価用回路に
関するものである。
関するものである。
【０００２】
【従来の技術】現在、半導体装置の開発段階における素
子特性の初期評価および長期信頼性評価に利用されると
ともに、その量産化段階におけるロットモニタリングに
利用されるものとしてＴＥＧ（Ｔｅｓｔ Ｅｒｅｍｅｎ
ｔ Ｇｒｏｕｐ）がある。これは、試作品、量産品に実
際に用いられているプロセスによって製作された複数の
単体構成のトランジスタであり、これらを用いて、個々
に電気的特性評価、バイアス試験等の長期信頼性評価試
験等が行なわれている。
子特性の初期評価および長期信頼性評価に利用されると
ともに、その量産化段階におけるロットモニタリングに
利用されるものとしてＴＥＧ（Ｔｅｓｔ Ｅｒｅｍｅｎ
ｔ Ｇｒｏｕｐ）がある。これは、試作品、量産品に実
際に用いられているプロセスによって製作された複数の
単体構成のトランジスタであり、これらを用いて、個々
に電気的特性評価、バイアス試験等の長期信頼性評価試
験等が行なわれている。
【０００３】
【発明が解決しようとする課題】このような単体構成の
トランジスタを用いる方法では、個々に測定を行なうた
め、データ数を揃えるには多大な時間と労力を要してい
る。また、トランジスタ単体レベルの長期信頼性評価試
験を行なう場合では、パッケージ取扱い等による外的要
因によるデータのばらつきが頻発してしまう。
トランジスタを用いる方法では、個々に測定を行なうた
め、データ数を揃えるには多大な時間と労力を要してい
る。また、トランジスタ単体レベルの長期信頼性評価試
験を行なう場合では、パッケージ取扱い等による外的要
因によるデータのばらつきが頻発してしまう。
【０００４】本発明の目的は、容易に多数のデータ数が
得られ、また、長期信頼性評価試験に用いた場合に容易
に試験可能な素子の特性評価用回路を提供することにあ
る。
得られ、また、長期信頼性評価試験に用いた場合に容易
に試験可能な素子の特性評価用回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】半導体基板上に、マトリ
ックス状に配線された複数の評価用素子と、上記複数の
評価用素子を行毎に接続する行配線と、上記複数の評価
用素子を列毎に接続する列配線と、上記行配線の終端部
に配置された行配線用パッドと、上記列配線の終端部に
配置された列配線用パッドを設けることにより上記目的
を達成する。
ックス状に配線された複数の評価用素子と、上記複数の
評価用素子を行毎に接続する行配線と、上記複数の評価
用素子を列毎に接続する列配線と、上記行配線の終端部
に配置された行配線用パッドと、上記列配線の終端部に
配置された列配線用パッドを設けることにより上記目的
を達成する。
【０００６】上記行配線用パッドおよび上記列配線用パ
ッドの直後に上記評価用素子を保護する保護回路を設け
ることが好ましく、上記評価用素子はトランジスタであ
ることが好ましい。
ッドの直後に上記評価用素子を保護する保護回路を設け
ることが好ましく、上記評価用素子はトランジスタであ
ることが好ましい。
【０００７】
【実施例】本発明の一実施例の素子の特性評価用回路を
図を参照しながら説明する。本例の構成を示す電気回路
図である図１に示すように、本例は、評価用素子として
１００個のＮｃｈＭＯＳ型トランジスタ１ａおよび１０
０個のＰｃｈＭＯＳ型トランジスタ１ｂを用いる。これ
ら、Ｎｃｈトランジスタ１ａおよびＰｃｈトランジスタ
１ｂはシリコン基板上に設けられ、行配線Ｌ０〜Ｌ９
と、列配線ＮＬ０〜ＮＬ９および列配線ＰＬ０〜ＰＬ９
とによりマトリックス状に配線されている。なお、図１
では、Ｎｃｈトランジスタ１ａ群とＰｃｈトランジスタ
１ｂ群とを２つの領域に分離して示したが、一般的なＣ
ＭＯＳ型トランジスタと同様にＮｃｈトランジスタ１ａ
とＰｃｈトランジスタ１ｂとを隣接して設けてもよい。
また、Ｎｃｈトランジスタ１ａおよびＰｃｈトランジス
タ１ｂのそれぞれＳｏｕｓｅ、ＳｕｂはＶＤＤ、ＶＳＳ
に適宜に接続されている。
図を参照しながら説明する。本例の構成を示す電気回路
図である図１に示すように、本例は、評価用素子として
１００個のＮｃｈＭＯＳ型トランジスタ１ａおよび１０
０個のＰｃｈＭＯＳ型トランジスタ１ｂを用いる。これ
ら、Ｎｃｈトランジスタ１ａおよびＰｃｈトランジスタ
１ｂはシリコン基板上に設けられ、行配線Ｌ０〜Ｌ９
と、列配線ＮＬ０〜ＮＬ９および列配線ＰＬ０〜ＰＬ９
とによりマトリックス状に配線されている。なお、図１
では、Ｎｃｈトランジスタ１ａ群とＰｃｈトランジスタ
１ｂ群とを２つの領域に分離して示したが、一般的なＣ
ＭＯＳ型トランジスタと同様にＮｃｈトランジスタ１ａ
とＰｃｈトランジスタ１ｂとを隣接して設けてもよい。
また、Ｎｃｈトランジスタ１ａおよびＰｃｈトランジス
タ１ｂのそれぞれＳｏｕｓｅ、ＳｕｂはＶＤＤ、ＶＳＳ
に適宜に接続されている。
【０００８】行配線Ｌ０〜Ｌ９は各々、１０個のＮｃｈ
トランジスタ１ａおよび１０個のＰｃｈトランジスタ１
ｂのゲートと接続されており、終端部にそれぞれ行配線
用パッドＧ０〜Ｇ９を設ける。また、列配線ＮＬ０〜Ｎ
Ｌ９は各々、行配線Ｌ０〜Ｌ９を異にする１０個のＮｃ
ｈトランジスタ１ａのドレインと接続されており、終端
部にそれぞれ列配線用パッドＤＮ０〜ＤＮ９を設ける。
同様に列配線ＰＬ０〜ＰＬ９は各々、行配線Ｌ０〜Ｌ９
を異にする１０個のＰｃｈトランジスタ１ｂのドレイン
と接続されており、終端部にそれぞれ列配線用パッドＤ
Ｐ０〜ＤＰ９を設ける。素子評価時には、通常、行配線
用パッドＧ０〜Ｇ９は入力パッドとして用いられ、列配
線用パッドＤＮ０〜ＤＮ９および列配線用パッドＤＰ０
〜ＤＰ９は出力パッドとして用いられる。また、長期信
頼性評価試験中は、行配線用パッドＧ０〜Ｇ９、列配線
用パッドＤＮ０〜ＤＮ９および列配線用パッドＤＰ０〜
ＤＰ９には、所定のバイアス電圧が印加される。一般に
チップサイズは入出力パッドの数により決るが、本回路
では行配線用パッドＧ０〜Ｇ９、列配線用パッドＤＮ０
〜ＤＮ９および列配線用パッドＤＰ０〜ＤＰ９に２個の
電源パッド（図示せず。）を加え合計３２パッドを有し
ており、本回路のチップサイズは１．７ｍｍ角程度であ
る。また、行配線用パッドＧ０〜Ｇ９、列配線用パッド
ＤＮ０〜ＤＮ９および列配線用パッドＤＰ０〜ＤＰ９の
直後にＮｃｈトランジスタ１ａおよびＰｃｈトランジス
タ１ｂを保護する保護回路としての保護ダイオード２を
設けてある。
トランジスタ１ａおよび１０個のＰｃｈトランジスタ１
ｂのゲートと接続されており、終端部にそれぞれ行配線
用パッドＧ０〜Ｇ９を設ける。また、列配線ＮＬ０〜Ｎ
Ｌ９は各々、行配線Ｌ０〜Ｌ９を異にする１０個のＮｃ
ｈトランジスタ１ａのドレインと接続されており、終端
部にそれぞれ列配線用パッドＤＮ０〜ＤＮ９を設ける。
同様に列配線ＰＬ０〜ＰＬ９は各々、行配線Ｌ０〜Ｌ９
を異にする１０個のＰｃｈトランジスタ１ｂのドレイン
と接続されており、終端部にそれぞれ列配線用パッドＤ
Ｐ０〜ＤＰ９を設ける。素子評価時には、通常、行配線
用パッドＧ０〜Ｇ９は入力パッドとして用いられ、列配
線用パッドＤＮ０〜ＤＮ９および列配線用パッドＤＰ０
〜ＤＰ９は出力パッドとして用いられる。また、長期信
頼性評価試験中は、行配線用パッドＧ０〜Ｇ９、列配線
用パッドＤＮ０〜ＤＮ９および列配線用パッドＤＰ０〜
ＤＰ９には、所定のバイアス電圧が印加される。一般に
チップサイズは入出力パッドの数により決るが、本回路
では行配線用パッドＧ０〜Ｇ９、列配線用パッドＤＮ０
〜ＤＮ９および列配線用パッドＤＰ０〜ＤＰ９に２個の
電源パッド（図示せず。）を加え合計３２パッドを有し
ており、本回路のチップサイズは１．７ｍｍ角程度であ
る。また、行配線用パッドＧ０〜Ｇ９、列配線用パッド
ＤＮ０〜ＤＮ９および列配線用パッドＤＰ０〜ＤＰ９の
直後にＮｃｈトランジスタ１ａおよびＰｃｈトランジス
タ１ｂを保護する保護回路としての保護ダイオード２を
設けてある。
【０００９】以上のように構成された、素子の評価用回
路のチップは例えば、セラミックパッケージにボンディ
ングされる。ここで、例えば、行配線用パッドＧ０に電
圧を印加し、行配線用パッドＤＮ０の出力を得ることに
より、行配線Ｌ０と列配線ＬＮ０の交点に接続されたＮ
ｃｈトランジスタ１ａの特性評価用データを得ることが
できる。同様にして、１パッケージでＮｃｈトランジス
タ１ａおよびＰｃｈトランジスタ１ｂ合せて２００個の
トランジスタのデータを得ることが可能である。さら
に、これらを所定の評価用ボードに搭載し数１０パッケ
ージを同時に試験することにより、数千から数万個のト
ランジスタの特性評価用データを得ることができ、試験
データの信頼性が向上する。また、行配線用パッドＧ０
〜Ｇ９、列配線用パッドＤＮ０〜ＤＮ９および列配線用
パッドＤＰ０〜ＤＰ９の内複数のパッドを選択的にプロ
ービングすることにより本回路内にインバータ等の回路
が形成でき、多種の回路特性評価を行なうことも可能で
ある。
路のチップは例えば、セラミックパッケージにボンディ
ングされる。ここで、例えば、行配線用パッドＧ０に電
圧を印加し、行配線用パッドＤＮ０の出力を得ることに
より、行配線Ｌ０と列配線ＬＮ０の交点に接続されたＮ
ｃｈトランジスタ１ａの特性評価用データを得ることが
できる。同様にして、１パッケージでＮｃｈトランジス
タ１ａおよびＰｃｈトランジスタ１ｂ合せて２００個の
トランジスタのデータを得ることが可能である。さら
に、これらを所定の評価用ボードに搭載し数１０パッケ
ージを同時に試験することにより、数千から数万個のト
ランジスタの特性評価用データを得ることができ、試験
データの信頼性が向上する。また、行配線用パッドＧ０
〜Ｇ９、列配線用パッドＤＮ０〜ＤＮ９および列配線用
パッドＤＰ０〜ＤＰ９の内複数のパッドを選択的にプロ
ービングすることにより本回路内にインバータ等の回路
が形成でき、多種の回路特性評価を行なうことも可能で
ある。
【００１０】また、プロセス開発段階の特性評価に供す
るため、例えば、１．０μｍ、０．８μｍとゲート長の
異なるトランジスタを複数の上記チップ内に構成させる
ことも可能である。これらチップは例えば、ステッパを
用いれば、１ショット内に数１０種類のチップを形成で
きる。ここで、評価項目以外のルールは出来る限り余裕
をもたせることにより、プロセス要因以外の外的要因に
よるデータのばらつきの極めて小さいトランジスタ群を
簡単に構成および評価できる。
るため、例えば、１．０μｍ、０．８μｍとゲート長の
異なるトランジスタを複数の上記チップ内に構成させる
ことも可能である。これらチップは例えば、ステッパを
用いれば、１ショット内に数１０種類のチップを形成で
きる。ここで、評価項目以外のルールは出来る限り余裕
をもたせることにより、プロセス要因以外の外的要因に
よるデータのばらつきの極めて小さいトランジスタ群を
簡単に構成および評価できる。
【００１１】また、長期信頼性試験においても、ＰＮ接
合を利用した保護ダイオードを用いた場合、上限温度１
５０°Ｃ程度のバイアス試験が可能である。
合を利用した保護ダイオードを用いた場合、上限温度１
５０°Ｃ程度のバイアス試験が可能である。
【００１２】本例の構成によれば、トランジスタ等の評
価用素子のデータ数が増し、自動測定系にも対応が容易
であるため、素子評価の省力化や、データの信頼性も向
上し、結果的にプロセス開発の短期化も可能となる。
価用素子のデータ数が増し、自動測定系にも対応が容易
であるため、素子評価の省力化や、データの信頼性も向
上し、結果的にプロセス開発の短期化も可能となる。
【００１３】なお、上記の例では、評価用素子としてＭ
ＯＳ型あるいはＣＭＯＳ型トランジスタを用いたが、こ
れに限るものではなく、バイポーラ型トランジスタであ
っても同様な効果を奏する。また、能動素子である必要
はなく、例えば、キャパシタであっても構わない。さら
に上記の例では、評価用素子の個数を２００個としたが
これに限るものではなく変更可能である。
ＯＳ型あるいはＣＭＯＳ型トランジスタを用いたが、こ
れに限るものではなく、バイポーラ型トランジスタであ
っても同様な効果を奏する。また、能動素子である必要
はなく、例えば、キャパシタであっても構わない。さら
に上記の例では、評価用素子の個数を２００個としたが
これに限るものではなく変更可能である。
【００１４】
【発明の効果】本発明は、半導体基板上に設けられた評
価用素子を終端部にパッドを有する行配線および列配線
によりマトリックス状に配線したものである。このた
め、容易に多数のデータ数が得られ、また、長期信頼性
評価試験に用いた場合に容易に試験可能な素子の特性評
価用回路を提供することが可能となる。
価用素子を終端部にパッドを有する行配線および列配線
によりマトリックス状に配線したものである。このた
め、容易に多数のデータ数が得られ、また、長期信頼性
評価試験に用いた場合に容易に試験可能な素子の特性評
価用回路を提供することが可能となる。
【図１】本発明の一実施例の素子の特性評価用回路の構
成を示す電気回路図。
成を示す電気回路図。
１ａ 評価用素子 １ｂ 評価用素子 Ｌ０〜Ｌ９ 行配線 ＮＬ０〜ＮＬ９ 列配線 ＰＬ０〜ＰＬ９ 列配線 Ｇ０〜Ｇ９ 行配線用パッド ＤＮ０〜ＤＮ９ 列配線用パッド ＤＰ０〜ＤＰ９ 列配線用パッド ２ 保護回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/66 Ｙ 7630−4Ｍ
Claims (3)
- 【請求項１】 半導体基板上に設けられマトリックス状
に配線された複数の評価用素子と、上記複数の評価用素
子を行毎に接続する行配線と、上記複数の評価用素子を
列毎に接続する列配線と、上記行配線の終端部に配置さ
れた行配線用パッドと、上記列配線の終端部に配置され
た列配線用パッドとを具備する素子の特性評価用回路。 - 【請求項２】 上記行配線用パッドおよび上記列配線用
パッドの直後に上記評価用素子を保護する保護回路を設
けたことを特徴とする請求項１記載の素子の特性評価用
回路。 - 【請求項３】 上記評価用素子はトランジスタであるこ
とを特徴とする請求項１記載の素子の特性評価用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003385A JPH06209078A (ja) | 1993-01-12 | 1993-01-12 | 素子の特性評価用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003385A JPH06209078A (ja) | 1993-01-12 | 1993-01-12 | 素子の特性評価用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209078A true JPH06209078A (ja) | 1994-07-26 |
Family
ID=11555898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003385A Pending JPH06209078A (ja) | 1993-01-12 | 1993-01-12 | 素子の特性評価用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209078A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140863A (ja) * | 2006-11-30 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008140862A (ja) * | 2006-11-30 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008140965A (ja) * | 2006-12-01 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008171920A (ja) * | 2007-01-10 | 2008-07-24 | Toppan Printing Co Ltd | 半導体評価回路及び評価方法 |
| JP2008277417A (ja) * | 2007-04-26 | 2008-11-13 | Elpida Memory Inc | 半導体装置及びその試験方法 |
-
1993
- 1993-01-12 JP JP5003385A patent/JPH06209078A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140863A (ja) * | 2006-11-30 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008140862A (ja) * | 2006-11-30 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008140965A (ja) * | 2006-12-01 | 2008-06-19 | Toppan Printing Co Ltd | 半導体評価回路 |
| JP2008171920A (ja) * | 2007-01-10 | 2008-07-24 | Toppan Printing Co Ltd | 半導体評価回路及び評価方法 |
| JP2008277417A (ja) * | 2007-04-26 | 2008-11-13 | Elpida Memory Inc | 半導体装置及びその試験方法 |
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