JPH0342503B2 - - Google Patents
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- Publication number
- JPH0342503B2 JPH0342503B2 JP59186803A JP18680384A JPH0342503B2 JP H0342503 B2 JPH0342503 B2 JP H0342503B2 JP 59186803 A JP59186803 A JP 59186803A JP 18680384 A JP18680384 A JP 18680384A JP H0342503 B2 JPH0342503 B2 JP H0342503B2
- Authority
- JP
- Japan
- Prior art keywords
- teg
- chip
- electrode pads
- pads
- monolithic integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/27—Structural arrangements therefor
- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は製造パラメータを直接入出力端子から
モニタ出来る様にしたモノリシツク集積回路に関
する。
モニタ出来る様にしたモノリシツク集積回路に関
する。
（従来の技術）
近年、高密度集積回路の大規模化、高密度化及
び高性能化の進歩は目ざましいものがあり、これ
には素子の微細化、配線の幅及びピツチの縮小に
よるところが大きい。素子の微細化に伴つて生ず
る問題の一つとして最近とみに製造パラメータの
ばらつきがクローズアツプされてきて居り、特に
生産技術の面からいかにばらつきを少なくするか
にせまられている。また、原価低減の手段の一つ
としてウエハーの大口径化も急ピツチで進められ
てきて居り、４〜５年ほど前には３インチ口径で
あつたものが今では４インチ、５インチ化され一
部には既に６インチも量産化に入ろうとしてい
る。ウエーハの大口径化が進むほどにウエーハ内
のチツプ間の特性の均一化が難かしくなつてきて
おり、素子の微細化もあいまつて益々製造ばらつ
きを抑える事が難しくなつてきている。
び高性能化の進歩は目ざましいものがあり、これ
には素子の微細化、配線の幅及びピツチの縮小に
よるところが大きい。素子の微細化に伴つて生ず
る問題の一つとして最近とみに製造パラメータの
ばらつきがクローズアツプされてきて居り、特に
生産技術の面からいかにばらつきを少なくするか
にせまられている。また、原価低減の手段の一つ
としてウエハーの大口径化も急ピツチで進められ
てきて居り、４〜５年ほど前には３インチ口径で
あつたものが今では４インチ、５インチ化され一
部には既に６インチも量産化に入ろうとしてい
る。ウエーハの大口径化が進むほどにウエーハ内
のチツプ間の特性の均一化が難かしくなつてきて
おり、素子の微細化もあいまつて益々製造ばらつ
きを抑える事が難しくなつてきている。
もちろん製造工程の途中で時々適宜にウエーハ
上の標準パターン素子の特性チエツクによりモニ
タの強化は計られているが、数点の特性チエツク
により拡散ロツトあるいはウエーハ毎の代表特性
としているのでプロセスの複雑化している今日で
は十分なモニタ方法とは言えなく、従つて製造パ
ラメータの把握精度向上の為にはウエーハの製造
工程の最終段階に近い所で特性のモニタが必要と
なる。
上の標準パターン素子の特性チエツクによりモニ
タの強化は計られているが、数点の特性チエツク
により拡散ロツトあるいはウエーハ毎の代表特性
としているのでプロセスの複雑化している今日で
は十分なモニタ方法とは言えなく、従つて製造パ
ラメータの把握精度向上の為にはウエーハの製造
工程の最終段階に近い所で特性のモニタが必要と
なる。
（発明が解決しようとする問題点）
この様な最終段階での製造パラメータのモニタ
方法としては、半導体チツプ上に基準となる素子
及び配線等のパターン（以下素子TEGと称す）
を内部回路とは別に独立に配し、これら素子
TEGの電流増幅率とか抵抗素子及び配線系の層
抵抗とか、接合部分の耐圧等のチエツクを行つて
居り、素子TEGの配置方法としてこれまでにい
くつかの方法がとられている。
方法としては、半導体チツプ上に基準となる素子
及び配線等のパターン（以下素子TEGと称す）
を内部回路とは別に独立に配し、これら素子
TEGの電流増幅率とか抵抗素子及び配線系の層
抵抗とか、接合部分の耐圧等のチエツクを行つて
居り、素子TEGの配置方法としてこれまでにい
くつかの方法がとられている。
まず、第１の例として、一般的なものほは、第
４図に示す様な素子TEGにミニパツドを設ける
例が挙げられよう。
４図に示す様な素子TEGにミニパツドを設ける
例が挙げられよう。
電極パツドP1〜P10はチツプ内全体回路にアル
ミパターン配線等で接続されると同時に封入用ケ
ースの外部端子にアルミ線及び金線等でボンデイ
ング接続され、かつウエーハ状で針を立て、自動
測定装置に接続されて試験時に用いられる通常の
電極パツドである。
ミパターン配線等で接続されると同時に封入用ケ
ースの外部端子にアルミ線及び金線等でボンデイ
ング接続され、かつウエーハ状で針を立て、自動
測定装置に接続されて試験時に用いられる通常の
電極パツドである。
パツドPn1〜Pn8は素子TEG測定用のミニパツ
ド電極である。ミニパツドPn1〜Pn8には素子
TEGの例としてNPNトラジスタQNPN、抵抗素子
Ｒ、配線パターンAlがそれぞれ単独に接続され
ている。この方法はウエーハ状態に於いてこれら
素子TEGの特性をチエツクし製造上の特性を把
握するものである。しかしながら、通常の入出力
信号用電極として使われるパツドP1〜P10は50〜
100μm2と大きく、ある程度太い針でも接触可能
な様に設計されているので自動測定装置への接続
が容易であるのに対して、素子TEG用のミニパ
ツドPn1〜Pn8は10〜30μm2と小さい為非常に細い
針を立てる必要があり自動装置への接続は難しく
なる。従つて、ウエーハ内の各チツプを一つ一つ
手作業で行わねばならないのでウエーハ内のすべ
てのチツプの素子TEGの特性チエツクをするわ
けにはいかず、数点の素子TEG測定によつてウ
エーハ全体の製造パラメータの代表特性とする。
ド電極である。ミニパツドPn1〜Pn8には素子
TEGの例としてNPNトラジスタQNPN、抵抗素子
Ｒ、配線パターンAlがそれぞれ単独に接続され
ている。この方法はウエーハ状態に於いてこれら
素子TEGの特性をチエツクし製造上の特性を把
握するものである。しかしながら、通常の入出力
信号用電極として使われるパツドP1〜P10は50〜
100μm2と大きく、ある程度太い針でも接触可能
な様に設計されているので自動測定装置への接続
が容易であるのに対して、素子TEG用のミニパ
ツドPn1〜Pn8は10〜30μm2と小さい為非常に細い
針を立てる必要があり自動装置への接続は難しく
なる。従つて、ウエーハ内の各チツプを一つ一つ
手作業で行わねばならないのでウエーハ内のすべ
てのチツプの素子TEGの特性チエツクをするわ
けにはいかず、数点の素子TEG測定によつてウ
エーハ全体の製造パラメータの代表特性とする。
しかしながら、前述の様に微細素子でかつプロ
セス複雑化、ウエーハ大口径化進められて拡散ロ
ツト内及びウエーハ内チツプ間の特性の均一が困
難な昨今では、数点抜手の手作業特性チエツクに
たよつているのでは製造パラメータの把握として
は不十分である欠点がある。
セス複雑化、ウエーハ大口径化進められて拡散ロ
ツト内及びウエーハ内チツプ間の特性の均一が困
難な昨今では、数点抜手の手作業特性チエツクに
たよつているのでは製造パラメータの把握として
は不十分である欠点がある。
この欠点を克服する手段の例として、第５図に
示す各チツプ毎にウエーハ状態で自動測定が出来
る様、素子TEG専用パツドPd1〜Pd8を設ける方
法がある。第５図の従来例を参照して説明する
と、この方法は封入用ケースの外部端子へのボン
デイング用でかつウエーハの自動測定出来る様に
設定された通常の電極パツドP1〜P10の面積と同
程度の素子TEG電極パツドPd1〜Pd8を設け、太
い針でも接触出来る様にしてウエーハ内のすべて
のチツプを測定する様に考えられたものである。
ウエーハ状態で測定した後のチツプはボンデイン
グ用パツドP1〜P10から金属線で封止用ケースの
外部リード端子に接続されて製品として完成する
わけであるが、素子TEG用の電極パツドPd1〜
Pd8は外部リード端子に接続されない。
示す各チツプ毎にウエーハ状態で自動測定が出来
る様、素子TEG専用パツドPd1〜Pd8を設ける方
法がある。第５図の従来例を参照して説明する
と、この方法は封入用ケースの外部端子へのボン
デイング用でかつウエーハの自動測定出来る様に
設定された通常の電極パツドP1〜P10の面積と同
程度の素子TEG電極パツドPd1〜Pd8を設け、太
い針でも接触出来る様にしてウエーハ内のすべて
のチツプを測定する様に考えられたものである。
ウエーハ状態で測定した後のチツプはボンデイン
グ用パツドP1〜P10から金属線で封止用ケースの
外部リード端子に接続されて製品として完成する
わけであるが、素子TEG用の電極パツドPd1〜
Pd8は外部リード端子に接続されない。
なぜならば、一般の集積回路は端子数、端子へ
の機能割当てが既に限定されて固定しているもの
がほとんどあり、素子TEG用パツドPd1〜Pd10か
ら接続される余分な端子はなく、よしんばオリジ
ナル製品の場合自由に外部端子へ引出する事が出
来でも、外形寸法が大きくなり不利になるからで
ある。この方法ではチツプ毎に自動測定が可能で
あるので、第４図の従来例に比べて製造パラメー
タの把握としては十分であるが、通常電極パツド
P1〜P10な他に大面積のパツドPd1〜Pd8を要する
のでチツプ縮小による原価面積の方向に反すると
いう欠点があつた。
の機能割当てが既に限定されて固定しているもの
がほとんどあり、素子TEG用パツドPd1〜Pd10か
ら接続される余分な端子はなく、よしんばオリジ
ナル製品の場合自由に外部端子へ引出する事が出
来でも、外形寸法が大きくなり不利になるからで
ある。この方法ではチツプ毎に自動測定が可能で
あるので、第４図の従来例に比べて製造パラメー
タの把握としては十分であるが、通常電極パツド
P1〜P10な他に大面積のパツドPd1〜Pd8を要する
のでチツプ縮小による原価面積の方向に反すると
いう欠点があつた。
本発明の第１の目的は、第１の従来例の欠点で
ある素子TEGの自動測定不可という事と、第２
の例の欠点であるチツプ面積が大きくなる事を同
時に克服し、各チツプ毎に素子TEGを測定して
製造パラメータの把握を十分にする高品質、高密
度のモノリシツク集積回路を提供することにあ
る。
ある素子TEGの自動測定不可という事と、第２
の例の欠点であるチツプ面積が大きくなる事を同
時に克服し、各チツプ毎に素子TEGを測定して
製造パラメータの把握を十分にする高品質、高密
度のモノリシツク集積回路を提供することにあ
る。
本発明の第２の目的は、試験後のチツプをケー
スに封入した後でも個別に素子TEGの測定を可
能にし製造側へのフイードバツクを容易にするモ
ノリシツク集積回路を提供することにある。
スに封入した後でも個別に素子TEGの測定を可
能にし製造側へのフイードバツクを容易にするモ
ノリシツク集積回路を提供することにある。
（問題を解決するための手段）
本発明のモノリシツク集積回路は、半導体チツ
プの内部回路とチツプ封入用ケースの外部端子に
共通に接続される電極パツドに、前記内部回路の
使用電圧範囲以上の電圧で活性化されるデカツプ
ル用素子を介して前記内部回路とは独立した特性
モニタ用素子が接続されていることを特徴として
構成される。
プの内部回路とチツプ封入用ケースの外部端子に
共通に接続される電極パツドに、前記内部回路の
使用電圧範囲以上の電圧で活性化されるデカツプ
ル用素子を介して前記内部回路とは独立した特性
モニタ用素子が接続されていることを特徴として
構成される。
前記デカツプル用素子はツエナーダイオードあ
るいは直列に接続された複数のダイオードで構成
される。
るいは直列に接続された複数のダイオードで構成
される。
前記特性モニタ用素子はNPNトランジスタ、
PNPオランジスタ、抵抗素子、金属配線、多結
晶抵抗素子、多層配線用スルーホール測定素子等
の構造を有する。
PNPオランジスタ、抵抗素子、金属配線、多結
晶抵抗素子、多層配線用スルーホール測定素子等
の構造を有する。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第１図は本発明の一実施例の模式図である。
第１図において、P1〜P10は半導体チツプ内全
体回路と封入用ケースの外部電子を接続する電極
パツドであり、もちろんウエーハ状態で自動試験
装置に端針で接続し特性試験を行う為の電極パツ
ドである。製造パラメータを測定する為の素子
TEGは本実施例ではNPNトランジスタQNPN、層
抵抗測定用基準抵抗素子Ｒ、PNPトランジスタ
QPNP、金属配線の配線抵抗測定用Alをチツプ内
部全体回路とは独立に配置し、全体回路の使用電
圧範囲とデカツプルする為のツエナーダイオード
Z1〜Z8を介してそれぞれ電極パツドP2，P3，P4
，P7，P8，P9に接続されている。ツエナーダイ
オードZ1とZ2はトランジスタQNPNのコレクタ・
ベース間を通じて相互に背中合せの関係に電極パ
ツドP2，P3に接続され、Z3とZ4は抵抗素子Ｒの
両端に相互に背中合せとなる様に電極パツドP3
，P4に接続されるZ5とZ6はPNPトランジスタ
QPNPのエミツタ・ベースを通じて相互に背中合せ
となる様に電極パツドP7，P8に接続され、Z7と8
は金属配線パターンAlの両端に背中合せとなる
様にP8，P9に接続されている。
体回路と封入用ケースの外部電子を接続する電極
パツドであり、もちろんウエーハ状態で自動試験
装置に端針で接続し特性試験を行う為の電極パツ
ドである。製造パラメータを測定する為の素子
TEGは本実施例ではNPNトランジスタQNPN、層
抵抗測定用基準抵抗素子Ｒ、PNPトランジスタ
QPNP、金属配線の配線抵抗測定用Alをチツプ内
部全体回路とは独立に配置し、全体回路の使用電
圧範囲とデカツプルする為のツエナーダイオード
Z1〜Z8を介してそれぞれ電極パツドP2，P3，P4
，P7，P8，P9に接続されている。ツエナーダイ
オードZ1とZ2はトランジスタQNPNのコレクタ・
ベース間を通じて相互に背中合せの関係に電極パ
ツドP2，P3に接続され、Z3とZ4は抵抗素子Ｒの
両端に相互に背中合せとなる様に電極パツドP3
，P4に接続されるZ5とZ6はPNPトランジスタ
QPNPのエミツタ・ベースを通じて相互に背中合せ
となる様に電極パツドP7，P8に接続され、Z7と8
は金属配線パターンAlの両端に背中合せとなる
様にP8，P9に接続されている。
本発明例では、第４図に示した従来例の素子
TEG用ミニパツドPn1〜Pn8や第５図に示した従
来例の素子TEG用大面積の電極パツドが不用に
なつている。
TEG用ミニパツドPn1〜Pn8や第５図に示した従
来例の素子TEG用大面積の電極パツドが不用に
なつている。
次に、この実施例の動作について、第２図に示
すNPNトランジスタQNPNの特性図を例にとつて
説明する。チツプ内部回路の使用電圧範囲内との
デカツプル用ツエナーダイオードは、例えばエミ
ツタ・ベースPN接合（エミツタがアノード側
に、ベースがカソート側に対応）で構成すれば通
常７〜8V程度のツエナー電圧を有する。第２図
の特性はトランジスタの代表的な特性例であるコ
レクタ・エミツタ間電圧VCE対コレクタ電流IC特
であり、電極パツドP3に電流IP3を流し込んでや
れば電流増幅率を乗じた電流がコレクタ電流とし
て電極パツドP2から流れる。但し、ツエナーダ
イオードZ1の活性化電圧は７〜8Vであるので、
電極パツドP2からみた電圧VP2＝VZ1≒７〜8Vま
では電流が零である。もちろんパツドP3から電
流を流し込む時もVP3＜VZ1７〜8Vでは電流が
零である。すなわち、電極パツドP2，P3からみ
て、７〜8V以下では完全な無限大のインピーダ
ンスであり、例えば電極P1〜P10に接続されてい
るチツプ内回路がTTLの様な使用電圧範囲−0.5
〜5.5Vの回路であればトランジスタQNPN、ツエ
ナーダイオードZ1，Z2は完全にオフしており実使
用状態に何等影響を与えない。
すNPNトランジスタQNPNの特性図を例にとつて
説明する。チツプ内部回路の使用電圧範囲内との
デカツプル用ツエナーダイオードは、例えばエミ
ツタ・ベースPN接合（エミツタがアノード側
に、ベースがカソート側に対応）で構成すれば通
常７〜8V程度のツエナー電圧を有する。第２図
の特性はトランジスタの代表的な特性例であるコ
レクタ・エミツタ間電圧VCE対コレクタ電流IC特
であり、電極パツドP3に電流IP3を流し込んでや
れば電流増幅率を乗じた電流がコレクタ電流とし
て電極パツドP2から流れる。但し、ツエナーダ
イオードZ1の活性化電圧は７〜8Vであるので、
電極パツドP2からみた電圧VP2＝VZ1≒７〜8Vま
では電流が零である。もちろんパツドP3から電
流を流し込む時もVP3＜VZ1７〜8Vでは電流が
零である。すなわち、電極パツドP2，P3からみ
て、７〜8V以下では完全な無限大のインピーダ
ンスであり、例えば電極P1〜P10に接続されてい
るチツプ内回路がTTLの様な使用電圧範囲−0.5
〜5.5Vの回路であればトランジスタQNPN、ツエ
ナーダイオードZ1，Z2は完全にオフしており実使
用状態に何等影響を与えない。
又、抵抗素子Ｒの抵抗値を測定する場合も、第
３図に示すように、電極パツドP3とP4間に電圧
印加又は電流を流し込んで抵抗値Ｒ〔Ω〕を測定
するわけであるが、パツドP3〜P4間の電圧VP3−
VP4（Ｖ）がツエナーダイオードの活性化電圧VZ3
＋VZ4＝７〜8Vまでは電流が零であり、第２図に
て説明したNPNトランジスタの例と同様にTTL
の使用電圧範囲−0.5〜5.5Vに対してはツエナー
ダイオードZ3，Z4、抵抗素子Ｒは完全にオフして
おり、実使用状態に何のさまたげにもならない。
３図に示すように、電極パツドP3とP4間に電圧
印加又は電流を流し込んで抵抗値Ｒ〔Ω〕を測定
するわけであるが、パツドP3〜P4間の電圧VP3−
VP4（Ｖ）がツエナーダイオードの活性化電圧VZ3
＋VZ4＝７〜8Vまでは電流が零であり、第２図に
て説明したNPNトランジスタの例と同様にTTL
の使用電圧範囲−0.5〜5.5Vに対してはツエナー
ダイオードZ3，Z4、抵抗素子Ｒは完全にオフして
おり、実使用状態に何のさまたげにもならない。
第１図の素子TEG例であるPNPトランジスタ
QPNPや配線パターンAlについても前述したトラ
ンジスタQNPNや抵抗素子Ｒの場合と同様の事が
言える。すなわち、素子TEGをデカツプル用ツ
エナーダイオードを介して内部回路の入出力電極
パツドP1〜P10の任意の位置に接続して通常の回
路動作機能パツドと素子TEG用パツドを共用す
る事が出来、従来例の素子TEG専用電極パツド
が不用となる。
QPNPや配線パターンAlについても前述したトラ
ンジスタQNPNや抵抗素子Ｒの場合と同様の事が
言える。すなわち、素子TEGをデカツプル用ツ
エナーダイオードを介して内部回路の入出力電極
パツドP1〜P10の任意の位置に接続して通常の回
路動作機能パツドと素子TEG用パツドを共用す
る事が出来、従来例の素子TEG専用電極パツド
が不用となる。
なお、本実施例では10個の電極パツドを例にと
り説明してきたが、電極数はもちろん任意であ
り、又素子TEGを接続する為のパツド位置及び
該素子TEGを構成する素子も本実施例のNPNト
ランジスタQNPN、抵抗素子Ｒ，PNPトランジス
タQPNP、配線パターンAlに限定されるものでは
ない。
り説明してきたが、電極数はもちろん任意であ
り、又素子TEGを接続する為のパツド位置及び
該素子TEGを構成する素子も本実施例のNPNト
ランジスタQNPN、抵抗素子Ｒ，PNPトランジス
タQPNP、配線パターンAlに限定されるものでは
ない。
（発明の効果）
以上説明した様に、本発明によれば、半導体チ
ツプ内回路の入出力信号用電極パツドと製造パラ
メータモニタ用素子TEGを接続する電極パツド
を共用出来る事で該素子TEG専用としての余分
な電極パツドを要しないのでチツプ面積を大きく
する事なしに該素子TEGのチツプ毎自動測定が
可能になるので回路全体の特性と素子TEGとの
１対１の対比が出来るの事で製造パラメータの十
分な把握が出来るとともに、プロセスへのフイー
ドバツクが容易になるという効果がある。又、回
路機能としての試験は合格しても、素子TEGの
チツプ毎の測定により製造パラメータの分布のす
そにあたるチツプは予めチツプ個々のレベルで除
去できるので品質の均一化されたモノリシツク集
積回路を得ることができる。
ツプ内回路の入出力信号用電極パツドと製造パラ
メータモニタ用素子TEGを接続する電極パツド
を共用出来る事で該素子TEG専用としての余分
な電極パツドを要しないのでチツプ面積を大きく
する事なしに該素子TEGのチツプ毎自動測定が
可能になるので回路全体の特性と素子TEGとの
１対１の対比が出来るの事で製造パラメータの十
分な把握が出来るとともに、プロセスへのフイー
ドバツクが容易になるという効果がある。又、回
路機能としての試験は合格しても、素子TEGの
チツプ毎の測定により製造パラメータの分布のす
そにあたるチツプは予めチツプ個々のレベルで除
去できるので品質の均一化されたモノリシツク集
積回路を得ることができる。
第１図は本発明の一実施例の模式図、第２図及
び第３図は第１図に示す実施例の素子TEGの特
性図、第４図及び第５図は従来の素子TEGを搭
載した半導体チツプの第１及び第２の例の模式図
である。 １……チツプ、Al……配線パターン、P1〜P10
……チツプ内回路と外部端子接続用電極パツド、
Pn1〜Pn8……素子TEG専用ミニ電極パツド、Pd1
〜Pd8……素子TEG専用電極パツド、QNPN……
NPNトランジスタ、QPNP……PNPトランジス
タ、Ｒ……層抵抗測定用抵抗素子。
び第３図は第１図に示す実施例の素子TEGの特
性図、第４図及び第５図は従来の素子TEGを搭
載した半導体チツプの第１及び第２の例の模式図
である。 １……チツプ、Al……配線パターン、P1〜P10
……チツプ内回路と外部端子接続用電極パツド、
Pn1〜Pn8……素子TEG専用ミニ電極パツド、Pd1
〜Pd8……素子TEG専用電極パツド、QNPN……
NPNトランジスタ、QPNP……PNPトランジス
タ、Ｒ……層抵抗測定用抵抗素子。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプの内部回路とチツプ封入用ケー
スの外部端子に共通に接続される複数の電極パツ
ドを有するモノリシツク集積回路において、前記
複数の電極パツドのうち少なくとも２つの任意の
電極パツドにそれぞれツエナーダイオードを介し
て前記内部回路とは独立した特性モニタ用素子の
一端が接続されていることを特徴とするモノリシ
ツク集積回路。 ２ 前記特性モニタ用素子がNPNトランジスタ、
PNPトランジスタ、抵抗素子、金属配線、多結
晶シリコン抵抗素子、多層配線用スルーホール測
定用素子の構造を有することを特徴とする特許請
求の範囲第１項記載のモノリシツク集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186803A JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
| US06/773,060 US4800418A (en) | 1984-09-06 | 1985-09-06 | Integrated circuit with improved monitoring function by use of built-in elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59186803A JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164138A JPS6164138A (ja) | 1986-04-02 |
| JPH0342503B2 true JPH0342503B2 (ja) | 1991-06-27 |
Family
ID=16194856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59186803A Granted JPS6164138A (ja) | 1984-09-06 | 1984-09-06 | モノリシツク集積回路 |
Country Status (2)
| Country | Link |
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| US (1) | US4800418A (ja) |
| JP (1) | JPS6164138A (ja) |
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- 1984-09-06 JP JP59186803A patent/JPS6164138A/ja active Granted
-
1985
- 1985-09-06 US US06/773,060 patent/US4800418A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4800418A (en) | 1989-01-24 |
| JPS6164138A (ja) | 1986-04-02 |
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