JPH06209246A - マルチプレクサ - Google Patents
マルチプレクサInfo
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- JPH06209246A JPH06209246A JP5270236A JP27023693A JPH06209246A JP H06209246 A JPH06209246 A JP H06209246A JP 5270236 A JP5270236 A JP 5270236A JP 27023693 A JP27023693 A JP 27023693A JP H06209246 A JPH06209246 A JP H06209246A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 割算器の周波数範囲を広げるためのマルチプ
レクサ構造を提供する。 【構成】 マルチプレクサは、各信号が他の信号に対し
位相のずれた周期的信号を受け取る２q+1 個の入力Ｓ
ｉ，Ｓｉ＋１…を含み、かつ切換信号Ｏの起動により現
入力信号から次の入力信号に切換をするべく制御され
る。次の信号は現信号に対し３６０°／２q+1 だけ位相
がずらされる。切換信号は次の入力信号のエッジと同期
化される。
レクサ構造を提供する。 【構成】 マルチプレクサは、各信号が他の信号に対し
位相のずれた周期的信号を受け取る２q+1 個の入力Ｓ
ｉ，Ｓｉ＋１…を含み、かつ切換信号Ｏの起動により現
入力信号から次の入力信号に切換をするべく制御され
る。次の信号は現信号に対し３６０°／２q+1 だけ位相
がずらされる。切換信号は次の入力信号のエッジと同期
化される。
Description
【０００１】
【発明の分野】この発明はマルチプレクサに関し、より
特定的には、各入力信号が他の入力信号に対して３６０
°／２q+1 だけ位相がずれ、かつ増加する位相遅延によ
り連続的に選択される、２q+1 個の入力信号を含むマル
チプレクサに関する。
特定的には、各入力信号が他の入力信号に対して３６０
°／２q+1 だけ位相がずれ、かつ増加する位相遅延によ
り連続的に選択される、２q+1 個の入力信号を含むマル
チプレクサに関する。
【０００２】
【関連技術に関する論議】そのような信号を受け取るマ
ルチプレクサは、米国特許第5,189,685 号に示される２
m ＋１／２による割算器のような高速動作割算器を製造
するのに特に役立つ。
ルチプレクサは、米国特許第5,189,685 号に示される２
m ＋１／２による割算器のような高速動作割算器を製造
するのに特に役立つ。
【０００３】図１は前述の特許の２m ＋１／２による割
算器を概略的に示す。そのような割算器はジョンソン型
の４ビットカウンタ１２により与えられるたとえば８の
入力信号Ｓ１−Ｓ８を受け取るマルチプレクサ１０を含
み、その特性は、各信号が他の信号に対し一定の値、こ
の例では３６０°／８だけ位相がずれている、同一の信
号を与えることである。カウンタ１２は割算される信号
Ｆを受け取る。マルチプレクサ１０の出力Ｏ１は、２n
による割算器１４に与えられ、その出力は回路出力信号
Ｏを与える。信号Ｏはさらにマルチプレクサ１０の制御
回路１６を通しループバックされる。制御回路１６は信
号Ｏの各予め定められたエッジでマルチプレクサ１０の
選択を変えるべく動作可能である。マルチプレクサ１０
は、増加する位相遅延の順序で各切換において入力信号
を連続的に与えるべく制御される。図１の例では、２
n+2 ＋１／２による特に高速な割算器が与えられる。
算器を概略的に示す。そのような割算器はジョンソン型
の４ビットカウンタ１２により与えられるたとえば８の
入力信号Ｓ１−Ｓ８を受け取るマルチプレクサ１０を含
み、その特性は、各信号が他の信号に対し一定の値、こ
の例では３６０°／８だけ位相がずれている、同一の信
号を与えることである。カウンタ１２は割算される信号
Ｆを受け取る。マルチプレクサ１０の出力Ｏ１は、２n
による割算器１４に与えられ、その出力は回路出力信号
Ｏを与える。信号Ｏはさらにマルチプレクサ１０の制御
回路１６を通しループバックされる。制御回路１６は信
号Ｏの各予め定められたエッジでマルチプレクサ１０の
選択を変えるべく動作可能である。マルチプレクサ１０
は、増加する位相遅延の順序で各切換において入力信号
を連続的に与えるべく制御される。図１の例では、２
n+2 ＋１／２による特に高速な割算器が与えられる。
【０００４】下では、Ｓｉはマルチプレクサ１０におい
て選択された現信号を示し、かつＳｉ＋１は選択される
次の信号を示す（ｉまたはｉ＋１＝１，２，…，８）。
て選択された現信号を示し、かつＳｉ＋１は選択される
次の信号を示す（ｉまたはｉ＋１＝１，２，…，８）。
【０００５】図２は２本の垂直な点線により描かれた３
つの異なる状態における図１の信号のタイミング図であ
る。図２は割算される信号Ｆ、信号ＳｉおよびＳｉ＋
１、３つの異なる遅延の値、Ｔ1 、Ｔ2 、Ｔ3 を有する
２m ＋１／２による割算器の出力信号Ｏ、マルチプレク
サ１０の出力信号Ｏ１を示す。信号ＳｉおよびＳｉ＋１
は同一であり、かつ５０％のデューティサイクルを有す
る。信号Ｓｉ＋１は、信号Ｓｉに対し信号Ｆ（信号Ｓｉ
または信号Ｓｉ＋１の周期の１／８に対応するかまたは
これも３６０°／８に対応する）の２分の１の周期に対
応する位相の遅れを有する。
つの異なる状態における図１の信号のタイミング図であ
る。図２は割算される信号Ｆ、信号ＳｉおよびＳｉ＋
１、３つの異なる遅延の値、Ｔ1 、Ｔ2 、Ｔ3 を有する
２m ＋１／２による割算器の出力信号Ｏ、マルチプレク
サ１０の出力信号Ｏ１を示す。信号ＳｉおよびＳｉ＋１
は同一であり、かつ５０％のデューティサイクルを有す
る。信号Ｓｉ＋１は、信号Ｓｉに対し信号Ｆ（信号Ｓｉ
または信号Ｓｉ＋１の周期の１／８に対応するかまたは
これも３６０°／８に対応する）の２分の１の周期に対
応する位相の遅れを有する。
【０００６】図２では、時間ｔ1 、ｔ2 およびｔ3 で信
号Ｏの３つの立上りエッジを示し、その各々はマルチプ
レクサ１０を信号Ｓｉから信号Ｓｉ＋１に切換える。１
つの信号から次の信号への切換をすることの狙いは信号
Ｆの２分の１の周期を「取込む（swallow)」ことであ
り、それは分割比２m ＋１／２の項１／２を与える。
号Ｏの３つの立上りエッジを示し、その各々はマルチプ
レクサ１０を信号Ｓｉから信号Ｓｉ＋１に切換える。１
つの信号から次の信号への切換をすることの狙いは信号
Ｆの２分の１の周期を「取込む（swallow)」ことであ
り、それは分割比２m ＋１／２の項１／２を与える。
【０００７】切換は割算器１４により導入された遅延に
依存する時間で起こり、制御回路の遅延は簡略化のため
にここでは無視される。この遅延は、割算器１４が２ｎ
による割算器である場合ｎ個のラッチの切換遅延に対応
する。理想的には、切換動作は信号Ｓｉおよび信号Ｓｉ
＋１が同じ論理状態を有する場合、時間ｔ1 およびｔ 2
に類似した時間で起こる。この場合は、信号Ｏ１の現位
相（時間ｔ1 でのハイの状態および時間ｔ2 でのローの
状態）は信号Ｆの２分の１の周期だけ引き延ばされる。
依存する時間で起こり、制御回路の遅延は簡略化のため
にここでは無視される。この遅延は、割算器１４が２ｎ
による割算器である場合ｎ個のラッチの切換遅延に対応
する。理想的には、切換動作は信号Ｓｉおよび信号Ｓｉ
＋１が同じ論理状態を有する場合、時間ｔ1 およびｔ 2
に類似した時間で起こる。この場合は、信号Ｏ１の現位
相（時間ｔ1 でのハイの状態および時間ｔ2 でのローの
状態）は信号Ｆの２分の１の周期だけ引き延ばされる。
【０００８】時間ｔ3 は回避されるべき切換時間に対応
する。切換は信号Ｓｉおよび信号Ｓｉ＋１が異なる論理
状態である間に起こる。図２では、時間ｔ3 は信号Ｓｉ
がハイである一方信号Ｓｉ＋１がまだハイではないとき
に起こる。マルチプレクサ１０の出力信号Ｏ１は時間ｔ
3 と信号Ｓｉ＋１の次の立上りエッジとの間では、望ま
しくないローの状態である。したがって、信号Ｏ１は割
算器１４により誤った計数を生じさせるさらなるエッジ
を有する。
する。切換は信号Ｓｉおよび信号Ｓｉ＋１が異なる論理
状態である間に起こる。図２では、時間ｔ3 は信号Ｓｉ
がハイである一方信号Ｓｉ＋１がまだハイではないとき
に起こる。マルチプレクサ１０の出力信号Ｏ１は時間ｔ
3 と信号Ｓｉ＋１の次の立上りエッジとの間では、望ま
しくないローの状態である。したがって、信号Ｏ１は割
算器１４により誤った計数を生じさせるさらなるエッジ
を有する。
【０００９】所与の技術では、割算器１４における導入
された遅延はほぼ知られている。回路は、現信号Ｓｉお
よび選択される次の信号Ｓｉ＋１が同じ状態を有すると
きマルチプレクサ１０の切換動作が起こるように設計さ
れる。しかしながら、入力周波数Ｆが変化すると、切換
時間はたとえば時間ｔ2 に対応する状態から時間ｔ3に
対応する適切でない状態に変化する。ゆえに、図１の割
算器は限られた周波数範囲内でしか動作できない。
された遅延はほぼ知られている。回路は、現信号Ｓｉお
よび選択される次の信号Ｓｉ＋１が同じ状態を有すると
きマルチプレクサ１０の切換動作が起こるように設計さ
れる。しかしながら、入力周波数Ｆが変化すると、切換
時間はたとえば時間ｔ2 に対応する状態から時間ｔ3に
対応する適切でない状態に変化する。ゆえに、図１の割
算器は限られた周波数範囲内でしか動作できない。
【００１０】
【発明の概要】この発明の目的は図１に示されるような
割算器の周波数範囲を広げるためのマルチプレクサ構造
を提供することである。
割算器の周波数範囲を広げるためのマルチプレクサ構造
を提供することである。
【００１１】この目的は、各信号が他の信号に対し位相
のずれた、周期的信号を受け取る２ q+1 個の入力を含む
マルチプレクサにより達成される。このマルチプレクサ
は切換信号の起動に応答して現入力信号から次の入力信
号へ切換をするべく制御され、次の信号は現信号に対し
３６０°／２q+1 だけ位相が遅延される。切換信号を次
の入力信号のエッジと同期化させる手段が与えられる。
のずれた、周期的信号を受け取る２ q+1 個の入力を含む
マルチプレクサにより達成される。このマルチプレクサ
は切換信号の起動に応答して現入力信号から次の入力信
号へ切換をするべく制御され、次の信号は現信号に対し
３６０°／２q+1 だけ位相が遅延される。切換信号を次
の入力信号のエッジと同期化させる手段が与えられる。
【００１２】この発明の実施例によると、マルチプレク
サは、奇数ランクの２q 個の入力信号および偶数ランク
の２q 個の入力信号をそれぞれ受け取る第１および第２
のマルチプレクサと、第１および第２の入力でそれぞれ
第１および第２のマルチプレクサの出力信号を受け取
り、かつ２q+1 個の入力を備えるマルチプレクサの出力
信号を与える第３のマルチプレクサと、第１および第２
の入力でそれぞれ第２および第１のマルチプレクサの出
力信号を受けとる第４のマルチプレクサと、データ入力
で２による割算器を通して切換信号を受け取り、そのク
ロック入力で第４のマルチプレクサの出力を受け取り、
かつ第３および第４のマルチプレクサの選択信号を与え
るラッチと、切換信号の各奇数起動ごとに第１のマルチ
プレクサの選択の切換をし、かつ切換信号の各偶数起動
ごとに第２のマルチプレクサの選択の切換をするよう
な、第１および第２のマルチプレクサを制御するための
手段とを含む。
サは、奇数ランクの２q 個の入力信号および偶数ランク
の２q 個の入力信号をそれぞれ受け取る第１および第２
のマルチプレクサと、第１および第２の入力でそれぞれ
第１および第２のマルチプレクサの出力信号を受け取
り、かつ２q+1 個の入力を備えるマルチプレクサの出力
信号を与える第３のマルチプレクサと、第１および第２
の入力でそれぞれ第２および第１のマルチプレクサの出
力信号を受けとる第４のマルチプレクサと、データ入力
で２による割算器を通して切換信号を受け取り、そのク
ロック入力で第４のマルチプレクサの出力を受け取り、
かつ第３および第４のマルチプレクサの選択信号を与え
るラッチと、切換信号の各奇数起動ごとに第１のマルチ
プレクサの選択の切換をし、かつ切換信号の各偶数起動
ごとに第２のマルチプレクサの選択の切換をするよう
な、第１および第２のマルチプレクサを制御するための
手段とを含む。
【００１３】この発明の前述および他の目的、特徴、局
面および利点は、添付図面を参照してこの発明の以下の
詳細な記述を読めば明らかとなる。
面および利点は、添付図面を参照してこの発明の以下の
詳細な記述を読めば明らかとなる。
【００１４】
【実施例の詳細な説明】この発明は、現信号Ｓｉから選
択される次の信号Ｓｉ＋１への切換が信号Ｓｉおよび信
号Ｓｉ＋１が異なる状態であるときの位相のすぐ後に常
に起こることを確実にする、図１に示されるような割算
器において用いられるマルチプレクサ構造に関する。こ
の結果を得るために、この発明はマルチプレクサの切換
を選択される次の信号Ｓｉ＋１のエッジのうちのいずれ
か１つと同期化することを提案する。
択される次の信号Ｓｉ＋１への切換が信号Ｓｉおよび信
号Ｓｉ＋１が異なる状態であるときの位相のすぐ後に常
に起こることを確実にする、図１に示されるような割算
器において用いられるマルチプレクサ構造に関する。こ
の結果を得るために、この発明はマルチプレクサの切換
を選択される次の信号Ｓｉ＋１のエッジのうちのいずれ
か１つと同期化することを提案する。
【００１５】図３は、この発明による、たとえば８個の
入力信号Ｓ１−Ｓ８を受け取るマルチプレクサの実施例
を示す。そのようなマルチプレクサは図１で点線で描か
れた長方形で囲まれるエレメントに対応する。
入力信号Ｓ１−Ｓ８を受け取るマルチプレクサの実施例
を示す。そのようなマルチプレクサは図１で点線で描か
れた長方形で囲まれるエレメントに対応する。
【００１６】そのようなマルチプレクサはカウンタ１２
により与えられる奇数ランクの信号Ｓを受け取る第１の
４チャネルマルチプレクサＭＵＸ１と、偶数ランクの信
号Ｓを受け取る第２の４チャネルマルチプレクサＭＵＸ
２を含む。２つの２チャネルマルチプレクサＭＵＸ３お
よびＭＵＸ４は入力ＡでマルチプレクサＭＵＸ１の出力
を、入力ＢでマルチプレクサＭＵＸ２の出力を受け取
る。Ｄタイプラッチ３０の出力Ｑは「１」でマルチプレ
クサＭＵＸ３のチャネルＡおよびマルチプレクサＭＵＸ
４のチャネルＢを選択する。出力Ｑの状態「０」はマル
チプレクサＭＵＸ３のチャネルＢおよびマルチプレクサ
ＭＵＸ４のチャネルＡを選択する。マルチプレクサＭＵ
Ｘ３の出力は図１のマルチプレクサ１０の出力Ｏ１を形
成する。マルチプレクサＭＵＸ４の出力Ｏ２は、ラッチ
３０のクロック入力に接続される。マルチプレクサＭＵ
Ｘ１およびＭＵＸ２は、２m ＋１／２による割算器の出
力信号Ｏを受け取りかつラッチ３０のデータ入力で信号
ＳＷを与える制御回路３２により制御される。
により与えられる奇数ランクの信号Ｓを受け取る第１の
４チャネルマルチプレクサＭＵＸ１と、偶数ランクの信
号Ｓを受け取る第２の４チャネルマルチプレクサＭＵＸ
２を含む。２つの２チャネルマルチプレクサＭＵＸ３お
よびＭＵＸ４は入力ＡでマルチプレクサＭＵＸ１の出力
を、入力ＢでマルチプレクサＭＵＸ２の出力を受け取
る。Ｄタイプラッチ３０の出力Ｑは「１」でマルチプレ
クサＭＵＸ３のチャネルＡおよびマルチプレクサＭＵＸ
４のチャネルＢを選択する。出力Ｑの状態「０」はマル
チプレクサＭＵＸ３のチャネルＢおよびマルチプレクサ
ＭＵＸ４のチャネルＡを選択する。マルチプレクサＭＵ
Ｘ３の出力は図１のマルチプレクサ１０の出力Ｏ１を形
成する。マルチプレクサＭＵＸ４の出力Ｏ２は、ラッチ
３０のクロック入力に接続される。マルチプレクサＭＵ
Ｘ１およびＭＵＸ２は、２m ＋１／２による割算器の出
力信号Ｏを受け取りかつラッチ３０のデータ入力で信号
ＳＷを与える制御回路３２により制御される。
【００１７】制御回路３２は以下のように、マルチプレ
クサＭＵＸ１およびＭＵＸ２を制御する。始め、信号Ｓ
ｊ（ｊ＝１…８）がマルチプレクサＭＵＸ１において選
択され、かつ信号Ｓｊ＋１がマルチプレクサＭＵＸ２に
おいて選択される。たとえば信号Ｏの立下りエッジが生
じると、制御回路３２はマルチプレクサＭＵＸ１におい
て信号Ｓｊ＋２を選択し、かつ信号Ｓｊ＋１はマルチプ
レクサＭＵＸ２において選択されたままである。信号Ｏ
の次の立下りエッジにおいては、制御回路３２はマルチ
プレクサＭＵＸ２において信号Ｓｊ＋３を選択し、かつ
信号Ｓｊ＋２はマルチプレクサＭＵＸ１において選択さ
れたままであり、後は同様である。したがって、マルチ
プレクサＭＵＸ１はたとえば信号Ｏの奇数ランクの各立
下りエッジにおいて切換えられ、かつマルチプレクサＭ
ＵＸ２は偶数ランクの各立下りエッジにおいて切換えら
れる。
クサＭＵＸ１およびＭＵＸ２を制御する。始め、信号Ｓ
ｊ（ｊ＝１…８）がマルチプレクサＭＵＸ１において選
択され、かつ信号Ｓｊ＋１がマルチプレクサＭＵＸ２に
おいて選択される。たとえば信号Ｏの立下りエッジが生
じると、制御回路３２はマルチプレクサＭＵＸ１におい
て信号Ｓｊ＋２を選択し、かつ信号Ｓｊ＋１はマルチプ
レクサＭＵＸ２において選択されたままである。信号Ｏ
の次の立下りエッジにおいては、制御回路３２はマルチ
プレクサＭＵＸ２において信号Ｓｊ＋３を選択し、かつ
信号Ｓｊ＋２はマルチプレクサＭＵＸ１において選択さ
れたままであり、後は同様である。したがって、マルチ
プレクサＭＵＸ１はたとえば信号Ｏの奇数ランクの各立
下りエッジにおいて切換えられ、かつマルチプレクサＭ
ＵＸ２は偶数ランクの各立下りエッジにおいて切換えら
れる。
【００１８】さらに、信号Ｏの各立上りエッジにおい
て、信号ＳＷが切換わる。マルチプレクサＭＵＸ４の出
力信号Ｏ２がたとえば立上りエッジのような起動エッジ
を有するときのみ、信号ＳＷの新しい状態はマルチプレ
クサＭＵＸ３およびＭＵＸ４の選択入力に伝送される。
こうしてマルチプレクサＭＵＸ３およびＭＵＸ４の出力
信号は反転される。
て、信号ＳＷが切換わる。マルチプレクサＭＵＸ４の出
力信号Ｏ２がたとえば立上りエッジのような起動エッジ
を有するときのみ、信号ＳＷの新しい状態はマルチプレ
クサＭＵＸ３およびＭＵＸ４の選択入力に伝送される。
こうしてマルチプレクサＭＵＸ３およびＭＵＸ４の出力
信号は反転される。
【００１９】この構成で、信号Ｏの立上りエッジの発生
に先立って、マルチプレクサＭＵＸ４により出力が選択
される切換えられたマルチプレクサＭＵＸ１またはＭＵ
Ｘ２のラッチ３０の初期状態の選択をすることで、出力
Ｏ１で現信号Ｓｉが与えられ、出力Ｏ２で選択される次
の信号Ｓｉ＋１が与えられる。
に先立って、マルチプレクサＭＵＸ４により出力が選択
される切換えられたマルチプレクサＭＵＸ１またはＭＵ
Ｘ２のラッチ３０の初期状態の選択をすることで、出力
Ｏ１で現信号Ｓｉが与えられ、出力Ｏ２で選択される次
の信号Ｓｉ＋１が与えられる。
【００２０】以下の表はこの動作をより詳しく例示す
る。第１の列は信号Ｏの状態を示し、かつ第２ないし第
５の列はそれぞれマルチプレクサＭＵＸ１−ＭＵＸ４に
より伝送される連続する信号Ｓを示す。
る。第１の列は信号Ｏの状態を示し、かつ第２ないし第
５の列はそれぞれマルチプレクサＭＵＸ１−ＭＵＸ４に
より伝送される連続する信号Ｓを示す。
【００２１】
【表１】
【００２２】図４は、点線と破線で描かれた垂直の中央
線の両側に示される２つの異なる状態における図３の回
路の信号のタイミング図を示す。
線の両側に示される２つの異なる状態における図３の回
路の信号のタイミング図を示す。
【００２３】図４は現信号Ｓｉ、選択される次の信号Ｓ
ｉ＋１、マルチプレクサＭＵＸ３の出力信号Ｏ１、マル
チプレクサＭＵＸ４の出力信号Ｏ２、切換信号Ｏ（また
は２ m ＋１／２による割算器の出力信号）、制御回路３
２によりラッチ３０に与えられる信号ＳＷ、およびマル
チプレクサＭＵＸ３およびＭＵＸ４の選択信号Ｑを示
す。
ｉ＋１、マルチプレクサＭＵＸ３の出力信号Ｏ１、マル
チプレクサＭＵＸ４の出力信号Ｏ２、切換信号Ｏ（また
は２ m ＋１／２による割算器の出力信号）、制御回路３
２によりラッチ３０に与えられる信号ＳＷ、およびマル
チプレクサＭＵＸ３およびＭＵＸ４の選択信号Ｑを示
す。
【００２４】図４の左部分では、信号Ｓｉがハイであり
かつ信号Ｓｉ＋１がローである間にたとえば信号Ｏの立
上りエッジのような起動エッジが時間ｔ4 で生じ、それ
は図１の回路における望ましくない状態に対応する。時
間ｔ4 まで、信号Ｏ１は信号Ｓｉに等しく、かつ信号Ｏ
２は信号Ｓｉ＋１に等しい（ここで挙げられた例では、
時間ｔ4 まで、信号ＳｉはマルチプレクサＭＵＸ２によ
り与えられ、かつ信号Ｓｉ＋１はマルチプレクサＭＵＸ
１により与えられる）。
かつ信号Ｓｉ＋１がローである間にたとえば信号Ｏの立
上りエッジのような起動エッジが時間ｔ4 で生じ、それ
は図１の回路における望ましくない状態に対応する。時
間ｔ4 まで、信号Ｏ１は信号Ｓｉに等しく、かつ信号Ｏ
２は信号Ｓｉ＋１に等しい（ここで挙げられた例では、
時間ｔ4 まで、信号ＳｉはマルチプレクサＭＵＸ２によ
り与えられ、かつ信号Ｓｉ＋１はマルチプレクサＭＵＸ
１により与えられる）。
【００２５】信号ＳＷは信号Ｏのエッジのすぐ後ハイレ
ベルに切換わる。しかしながら、信号ＳＷは時間ｔ4'で
の信号Ｏ２の次の立上りエッジにおいてのみ、出力Ｑに
伝送される。したがって、信号Ｓｉから信号Ｓｉ＋１へ
の切換は、信号Ｓｉおよび信号Ｓｉ＋１が同じ状態１で
あるとき時間ｔ4'で起こる。上述のように、マルチプレ
クサＭＵＸ１およびＭＵＸ２の切換は信号Ｏの次の立下
りエッジにおいてのみ制御回路３２により行なわれる。
それから、その出力がマルチプレクサＭＵＸ４により伝
送される、マルチプレクサＭＵＸ１またはＭＵＸ２のみ
が切換えられる。
ベルに切換わる。しかしながら、信号ＳＷは時間ｔ4'で
の信号Ｏ２の次の立上りエッジにおいてのみ、出力Ｑに
伝送される。したがって、信号Ｓｉから信号Ｓｉ＋１へ
の切換は、信号Ｓｉおよび信号Ｓｉ＋１が同じ状態１で
あるとき時間ｔ4'で起こる。上述のように、マルチプレ
クサＭＵＸ１およびＭＵＸ２の切換は信号Ｏの次の立下
りエッジにおいてのみ制御回路３２により行なわれる。
それから、その出力がマルチプレクサＭＵＸ４により伝
送される、マルチプレクサＭＵＸ１またはＭＵＸ２のみ
が切換えられる。
【００２６】図４の右手には、信号Ｓｉがローでありか
つ信号Ｓｉ＋１がハイである間に信号Ｏの立上りエッジ
が生じ、それは図１の回路の第２の望ましくない状態に
対応する。信号ＳＷは少し後にローの状態に切換わる
が、前の場合のように、この状態は時間ｔ5'で信号Ｏ２
の次の立上りエッジにおいてのみマルチプレクサＭＵＸ
３およびＭＵＸ４の選択入力に伝送される。上述のよう
に、時間ｔ5'は時間ｔ4'に対応する。
つ信号Ｓｉ＋１がハイである間に信号Ｏの立上りエッジ
が生じ、それは図１の回路の第２の望ましくない状態に
対応する。信号ＳＷは少し後にローの状態に切換わる
が、前の場合のように、この状態は時間ｔ5'で信号Ｏ２
の次の立上りエッジにおいてのみマルチプレクサＭＵＸ
３およびＭＵＸ４の選択入力に伝送される。上述のよう
に、時間ｔ5'は時間ｔ4'に対応する。
【００２７】したがって、現信号Ｓｉから選択される次
の信号Ｓｉ＋１への切換は信号Ｏの起動エッジの到着時
間に依存せず、信号Ｓｉおよび信号Ｓｉ＋１が異なる状
態であるとき位相のすぐ後に起こる。もちろん、切換
は、ラッチ３０によりかつマルチプレクサＭＵＸ３およ
びＭＵＸ４の切換により導入された遅延に対応する僅か
な遅延を伴って起こる。たとえ回路が（この発明による
マルチプレクサと同様の技術で製造されると仮定され
る）カウンタ１２により与えられる最大周波数で動作す
るとしても、信号ＳｉおよびＳｉ＋１が同じ状態である
とき、この遅延は信号Ｏ２のエッジに続く位相の持続よ
りも低いままである。
の信号Ｓｉ＋１への切換は信号Ｏの起動エッジの到着時
間に依存せず、信号Ｓｉおよび信号Ｓｉ＋１が異なる状
態であるとき位相のすぐ後に起こる。もちろん、切換
は、ラッチ３０によりかつマルチプレクサＭＵＸ３およ
びＭＵＸ４の切換により導入された遅延に対応する僅か
な遅延を伴って起こる。たとえ回路が（この発明による
マルチプレクサと同様の技術で製造されると仮定され
る）カウンタ１２により与えられる最大周波数で動作す
るとしても、信号ＳｉおよびＳｉ＋１が同じ状態である
とき、この遅延は信号Ｏ２のエッジに続く位相の持続よ
りも低いままである。
【００２８】図５は上述の機能、すなわちマルチプレク
サＭＵＸ１およびＭＵＸ２において信号Ｓを選択し信号
ＳＷを与える、制御回路３２の実施例を示す。図５はこ
の説明の一部分とみなされるべきである。この回路はカ
スケード配列された３つの２による割算器を含み、その
各々は従来の方法で２つのループバックされたラッチに
より形成される。信号Ｏは第１の２による割算器に対し
与えられ、かつ信号ＳＷは２による割算器の第１のラッ
チから第２のラッチへの接続点から引き出される。この
配列は信号Ｏと信号ＳＷとの間の遅延をラッチの単一転
送遅延に減じる。
サＭＵＸ１およびＭＵＸ２において信号Ｓを選択し信号
ＳＷを与える、制御回路３２の実施例を示す。図５はこ
の説明の一部分とみなされるべきである。この回路はカ
スケード配列された３つの２による割算器を含み、その
各々は従来の方法で２つのループバックされたラッチに
より形成される。信号Ｏは第１の２による割算器に対し
与えられ、かつ信号ＳＷは２による割算器の第１のラッ
チから第２のラッチへの接続点から引き出される。この
配列は信号Ｏと信号ＳＷとの間の遅延をラッチの単一転
送遅延に減じる。
【００２９】次の２つの割算器のラッチの出力はＡＮＤ
ゲートからなるデコード回路により利用され、その各出
力ＳＥＬ１−ＳＥＬ８は適切なマルチプレクサＭＵＸ１
またはＭＵＸ２において上述の態様で対応する信号Ｓ１
−Ｓ８を選択する。
ゲートからなるデコード回路により利用され、その各出
力ＳＥＬ１−ＳＥＬ８は適切なマルチプレクサＭＵＸ１
またはＭＵＸ２において上述の態様で対応する信号Ｓ１
−Ｓ８を選択する。
【００３０】当業者に対し明らかであるように、様々な
修正が上述の好ましい実施例に対しなされることが可能
であり、特に信号の起動エッジの選択および制御回路３
２の具体的な製造について述べられた機能を果たすため
に修正がなされ得る。当業者は２q+1 個の入力を含むこ
の発明によるマルチプレクサを製造することができる。
修正が上述の好ましい実施例に対しなされることが可能
であり、特に信号の起動エッジの選択および制御回路３
２の具体的な製造について述べられた機能を果たすため
に修正がなされ得る。当業者は２q+1 個の入力を含むこ
の発明によるマルチプレクサを製造することができる。
【００３１】こうしてこの発明のある特定的な実施例が
述べられてきたが、様々な変更、修正、および改良は当
業者に対したやすく起こる。そのような変更、修正およ
び改良はこの発明の部分であることが意図され、かつこ
の発明の精神および範囲内であることが意図される。し
たがって、前述の記述は例示のみのものでありかつ限定
を意図するものではない。この発明は前掲の特許請求の
範囲およびその均等物に規定されたもののみに限定され
る。
述べられてきたが、様々な変更、修正、および改良は当
業者に対したやすく起こる。そのような変更、修正およ
び改良はこの発明の部分であることが意図され、かつこ
の発明の精神および範囲内であることが意図される。し
たがって、前述の記述は例示のみのものでありかつ限定
を意図するものではない。この発明は前掲の特許請求の
範囲およびその均等物に規定されたもののみに限定され
る。
【図１】２m ＋１／２による従来の割算器を示す図であ
る。
る。
【図２】図１の回路の信号のタイミングを示す図であ
る。
る。
【図３】この発明によるマルチプレクサの実施例を示す
図である。
図である。
【図４】図３のマルチプレクサの信号のタイミングを示
す図である。
す図である。
【図５】図３のマルチプレクサの制御回路を示す図であ
る。
る。
Ｓｉ−Ｓ２q+1 周期的信号 Ｓｉ 現入力信号 Ｓｉ＋１ 次の入力信号 Ｏ 切換信号
Claims (2)
- 【請求項１】 他のものに対し位相のずれた周期的信号
（Ｓｉ−Ｓ２q+1 ）を受け取る２q+1 個の入力を有する
マルチプレクサであって、それは現入力信号（Ｓｉ）か
ら次の入力信号（Ｓｉ＋１）に切換わってさらに切換信
号Ｏを起動するべく制御され、次の信号（Ｓｉ＋１）は
現信号（Ｓｉ）に対し３６０°／２q+ 1 の位相の遅れを
有し、切換信号（Ｏ）を次の入力信号（Ｓｉ＋１）のエ
ッジと同期化する手段が与えられる、マルチプレクサ。 - 【請求項２】 奇数ランクの２q 個の入力信号および偶
数ランクの２q 個の入力信号をそれぞれ受け取る第１お
よび第２のマルチプレクサ（ＭＵＸ１、ＭＵＸ２）と、 第１および第２の入力で第１および第２のマルチプレク
サの出力信号をそれぞれ受け取り、かつ２q+1 個の入力
を備えるマルチプレクサの出力信号を与える、第３のマ
ルチプレクサ（ＭＵＸ３）と、 第１および第２の入力で第２および第１のマルチプレク
サの出力信号をそれぞれ受け取る第４のマルチプレクサ
（ＭＵＸ４）と、 データ入力で２による割算器を通して前記切換信号
（Ｏ）を受け取り、そのクロック入力で第４のマルチプ
レクサ（ＭＵＸ４）の出力を受け取り、かつ第３および
第４のマルチプレクサの選択信号を与えるラッチ（３
０）と、 切換信号の各奇数起動ごとに第１のマルチプレクサの選
択の切換をし、かつ切換信号の各偶数起動ごとに第２の
マルチプレクサの選択の切換をするように、第１および
第２のマルチプレクサを制御するための手段（３２）と
を含む、請求項１に記載のマルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9213432A FR2697703B1 (fr) | 1992-10-30 | 1992-10-30 | Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés. |
| FR9213432 | 1992-10-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209246A true JPH06209246A (ja) | 1994-07-26 |
Family
ID=9435335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270236A Withdrawn JPH06209246A (ja) | 1992-10-30 | 1993-10-28 | マルチプレクサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5510742A (ja) |
| EP (1) | EP0595734B1 (ja) |
| JP (1) | JPH06209246A (ja) |
| DE (1) | DE69327443T2 (ja) |
| FR (1) | FR2697703B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770952A (en) * | 1995-06-13 | 1998-06-23 | Holtek Microelectronics Inc. | Timer that provides both surveying and counting functions |
| US5821794A (en) * | 1996-04-01 | 1998-10-13 | Cypress Semiconductor Corp. | Clock distribution architecture and method for high speed CPLDs |
| FR2749722B1 (fr) * | 1996-06-10 | 1998-11-06 | Sgs Thomson Microelectronics | Diviseur programmable |
| US6272646B1 (en) | 1996-09-04 | 2001-08-07 | Cypress Semiconductor Corp. | Programmable logic device having an integrated phase lock loop |
| US5877636A (en) * | 1996-10-18 | 1999-03-02 | Samsung Electronics Co., Ltd. | Synchronous multiplexer for clock signals |
| DE19647156A1 (de) * | 1996-11-14 | 1998-05-20 | Siemens Ag | Mehrstufige Multiplexeranordnung |
| US5815023A (en) * | 1997-03-20 | 1998-09-29 | Sun Microsystems, Inc. | Unbalanced multiplexer and arbiter combination |
| US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
| US6822976B1 (en) * | 1999-11-03 | 2004-11-23 | Intel Corporation | Method and apparatus for high throughput multiplexing of data |
| EP1241788A1 (en) | 2001-03-13 | 2002-09-18 | STMicroelectronics Limited | Digital frequency divider |
| US6690224B1 (en) | 2001-06-27 | 2004-02-10 | Cypress Semiconductor Corp. | Architecture of a PLL with dynamic frequency control on a PLD |
| ATE289132T1 (de) * | 2001-07-06 | 2005-02-15 | Ericsson Telefon Ab L M | Frequenzteiler für gebrochenzahlige frequenzteilerverhältnisse |
| US6597232B1 (en) * | 2002-03-28 | 2003-07-22 | Emc Corporation | Data storage having environmental communication module (ECM) |
| US6822474B2 (en) * | 2002-12-31 | 2004-11-23 | Intel Corporation | On chip logic analyzer debug bus |
| US7012985B1 (en) * | 2004-07-30 | 2006-03-14 | Xilinx, Inc. | Frequency division of an oscillating signal involving a divisor fraction |
| US7813466B2 (en) * | 2007-03-13 | 2010-10-12 | Applied Micro Circuit Corporation | Jitter-free divider |
| US7505548B2 (en) * | 2007-05-31 | 2009-03-17 | Seiko Epson Corporation | Circuits and methods for programmable integer clock division with 50% duty cycle |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
| JP5169601B2 (ja) * | 2008-08-06 | 2013-03-27 | 富士通株式会社 | 分周装置 |
| TWI376877B (en) * | 2008-12-26 | 2012-11-11 | Ind Tech Res Inst | Clock generator and multimodulus frequency divider and delta-sigma modulator thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4285052A (en) * | 1979-07-26 | 1981-08-18 | Litton Resources Systems, Inc. | Roll-along switch |
| DE3577953D1 (de) * | 1984-09-28 | 1990-06-28 | Siemens Ag | Schaltung zur logikgenerierung mit multiplexern. |
| US4855616A (en) * | 1987-12-22 | 1989-08-08 | Amdahl Corporation | Apparatus for synchronously switching frequency source |
| FR2666706B1 (fr) * | 1990-09-12 | 1993-08-06 | Sgs Thomson Microelectronics | Compteur/divisdeur rapide et application a un compteur avaleur. |
| US5255213A (en) * | 1990-12-28 | 1993-10-19 | Apple Computer, Inc. | Apparatus for providing selectable fractional output signals |
| US5329529A (en) * | 1993-04-02 | 1994-07-12 | Thomson Consumer Electronics, Inc. | Digital data arbitration apparatus |
-
1992
- 1992-10-30 FR FR9213432A patent/FR2697703B1/fr not_active Expired - Fee Related
-
1993
- 1993-10-21 US US08/140,747 patent/US5510742A/en not_active Expired - Lifetime
- 1993-10-25 DE DE69327443T patent/DE69327443T2/de not_active Expired - Fee Related
- 1993-10-25 EP EP93420414A patent/EP0595734B1/fr not_active Expired - Lifetime
- 1993-10-28 JP JP5270236A patent/JPH06209246A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001292062A (ja) * | 2000-03-10 | 2001-10-19 | Nokia Mobile Phones Ltd | 分数マルチモジュラス・プレスケーラ |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2697703B1 (fr) | 1995-01-13 |
| FR2697703A1 (fr) | 1994-05-06 |
| EP0595734B1 (fr) | 1999-12-29 |
| DE69327443T2 (de) | 2000-07-13 |
| US5510742A (en) | 1996-04-23 |
| DE69327443D1 (de) | 2000-02-03 |
| EP0595734A1 (fr) | 1994-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |