JPH0646708B2 - クロック選択回路 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、基準クロックを順次分周する多段分周回路に
おける各々の出力，すなわち各々の分周クロックのうち
所定分周クロックを選択する選択論理回路に関する。

〔従来技術〕

一般に基準クロックから所定周波数の分周クロックを得
て所望の装置（例えばコンピュータ，タイマー等）に供
給したい場合、基準クロックを分周する多段分周回路に
おける各々の出力のうちいずれかを選択信号により指定
し、選択している。特にこの選択された所定分周クロッ
クがコンピュータ等の動作クロックとして使用される応
用では、分周クロックを切りかえて周波数を変更しよう
とする場合、分周クロックを切りかえた瞬間にヒゲ状の
異常パルスが発生しないよう特定のタイミングに同期し
て切りかえる必要がある。

第１図は４段の分周回路における各々の出力信号のう
ち、特定タイミングに同期して所定分周クロックを選択
する従来の選択論理回路例であり、以下この回路につい
て説明する。基準クロックＣＬは分周回路１−１〜１−
４により順次分周され分周回路１−１〜１−４から各々
分周クロック２−１〜２−４が得られる。第２図は基準
クロックＣＬ及び各分周クロック２−１〜２−４のタイ
ミングチヤートであり、順次クロックの立下がりに同期
して信号が変化し、分周が実行される。アンド回路３は
分周クロック２−１〜２−４がすべてハイレベルになる
特定タイミングに同期してハイレベルとなり、この信号
によつてＤ型フリップフロップ５−１〜５−４はアンド
回路４−１〜４−４の出力をそれぞれラツチし、それら
の反転信号を出力する。アンド回路４−１〜４−４は所
定分周クロックを指定する選択信号６−１，６−２をデ
コードする回路部であり、選択信号６−１，６−２のレ
ベルに対応していずれか１つのアンド回路の出力がハイ
レベルとなる。インバータ７−１，７−２はデコードに
必要な選択信号６−１，６−２の反転レベルを出力す
る。オア回路８−１〜８−４は２入力オア回路であり、
Ｄ型フリップフロップ５−１〜５−４のそれぞれの出力
信号とそれぞれの分周クロック２−１〜２−４とが入力
されている。アンド回路９にはオア回路８−１〜８−４
の出力信号が入力されている。

次に従来例の回路の動作を説明する。選択信号６−１，
６−２を変更した場合、アンド回路４−１〜４−４のい
ずれかがハイレベルとなる。この出力は、分周クロック
２−１〜２−４がすべてハイレベルのタイミング（この
時、アンド回路３の出力がハイレベル）に同期し、Ｄ型
フリップフロップ５−１〜５−４から反転されて出力さ
れる。この時、分周クロック２−１〜２−４がすべてハ
イレベルであるため、オア回路８−１〜８−４の出力も
すべてハイレベルとなり、アンド回路９の出力もハイレ
ベルとなる。したがって、この期間にＤ型フリップフロ
ップの出力が変化してもアンド回路９の出力は影響され
ず、ヒゲ状の異常パルスが発生されることはない。これ
以後Ｄ型フリップフロップ５−１〜５−４のロウレベル
出力に対応した分周クロックが選択されてアンド回路９
より出力され、分周クロックの変更が完了される。

しかし従来の選択論理回路では選択信号のビット数がｎ
ビットの場合には（この時、分周回路段数は２^ｎ個以
上）、２^ｎ個のアンド回路，Ｄ型フリップフロップ及び
オア回路が必要となる。

このような選択論理回路を電界効果型ＭＯＳ（金属酸化
膜半導体）トランジスタにて構成される集積回路で実現
した場合、選択信号のビット数の増加に伴ないＭＯＳト
ランジスタ素子数の多大な増加をもたらし、集積回路チ
ップ面積の増加，集積回路のコストアツプ及び歩留りの
低下を招く結果となる。

〔発明の目的〕

本発明は以上の事情に鑑みて発明されたもので、本発明
の目的は選択信号のビット数が増加しても各ゲート回路
数の増加が少ない，集積回路化に適したコストパフオー
マンスの良い選択論理回路を提供することにある。

〔発明の構成〕

本発明は、基準クロックを順次分周する分周回路から周
波数が互いに異なるＭ個の分周出力信号を取り出し前記
Ｍよりも少ないＮビットの選択信号に応答して前記Ｍ個
の分周出力信号のうちの１つを選択し出力するクロック
選択回路において、前記Ｍ個の分周出力信号のレベルが
互いに一致したことを検出し検出信号を発生する検知手
段と、前記検知手段から発生される検出信号に同期して
前記Ｎビットの選択信号を取り込み保持する保持手段
と、Ｍ個の論理積手段であって、それぞれが前記Ｍ個の
分周出力信号のうちの対応する分周出力信号と前記保持
手段が保持するＮビットの選択信号から選ばれた選択信
号か又は当該選択信号の反転信号とを受けるＭ個の論理
積手段と、前記Ｍ個の論理積手段の出力信号及び前記検
出信号を受ける論理和手段とを備え、前記Ｍ個の分周出
力信号の中から前記Ｎビットの選択信号によって選択さ
れた分周出力信号を前記論理和手段から得ることを特徴
とする。

〔実施例〕

以下図面を参照して本発明の実施例を説明する。第３図
は本発明の実施例に係るクロック選択回路の構成を示す
ブロック図である。第１図と同一の回路素子には同一の
番号を付している。同図において基準クロックＣＬ，各
分周回路１−１〜１−４及びその各々の出力２−１〜２
−４，アンド回路３は第１図のそれと同一の動作を行な
つている。選択信号６−１，６−２はアンド回路３をク
ロックとするＤ型フリップフロップ１０−１，１０−２
に入力されており、Ｄ型フリップフロップ１０−１，１
０−２の出力はそれぞれインバータ回路１１−１，１１
−２に入力されると共に、アンド回路１２−１〜１２−
４に選択的に入力されている。

アンド回路１２−１はＤ型フリップフロップ１０−１，
１０−２の出力及び分周クロック２−１を、アンド回路
１２−２はＤ型フリップフロップ１０−２とインバータ
回路１１−１の出力及び分周クロック２−２を、アンド
回路１２−３はインバータ回路１１−２とＤ型フリップ
フロップ１０−１の出力及び分周クロック２−３を、ア
ンド回路１２−４はインバータ回路１１−１，１１−２
の出力及び分周クロック２−４をそれぞれ入力としてい
る。すなわち各分周クロック２−１〜２−４は、Ｄ型フ
リップフロップ１０−１，１０−２の出力状態により選
択されて出力する。アンド回路１２−１〜１２−４及び
アンド回路３の出力は、オア回路１３に入力されてい
る。

次に実施例の動作を詳細に説明する。初めに選択信号６
−１，６−２及びＤ型フリップフロップ１０−１，１０
−２の出力が、ハイレベルであつたと仮定する。この時
インバータ回路１１−１，１１−２の出力はロウレベル
となるから、アンド回路１２−２〜１２−４の出力はロ
ウレベルとなり、アンド回路１２−１が分周クロック２
−１を出力する。すなわちオア回路１３から分周クロッ
ク２−１が発生されている。なおアンド回路３の出力が
ハイレベルとなつた場合、分周クロック２−１もハイレ
ベルであるため、オア回路１３の出力には影響を与えな
い。次に、例えば選択信号６−１，６−２がロウレベル
に変化した場合、Ｄ型フリップフロップ１０−１，１０
−２は、アンド回路３の出力がハイレベルになるタイミ
ングに同期してロウレベルを出力する。

次に第４図のタイミングチヤートを参照しながら分周ク
ロックの切りかえ動作を説明する。Ｄ型フリップフロッ
プ１０−１，１０−２の出力がロウレベルになるとアン
ド回路１２−１はロウレベルになる。このため分周クロ
ック２−１の出力が停止される。一方、Ｄ型フリップフ
ロップ１０−１，１０−２の出力がロウレベルになると
インバータ回路１１−１，１１−２がハイレベルとな
る。したがつてアンド回路１２−４から分周クロック２
−４が出力される。なおアンド回路１２−１がハイレベ
ルからロウレベルになつた瞬間はまだアンド回路１２−
４はロウレベルであり、また他のアンド回路１２−２，
１２−３の出力もロウレベルであるが、オア回路１３に
はアンド回路３の出力が入力されているため、この出力
がハイレベルの期間、オア回路１３の出力はロウレベル
になることはない。

上記述べたようにオア回路１３の出力は、ヒゲ状の異常
パルスを発生することなく分周クロック２−１から分周
クロック２−４へ切りかえられる。同様にして他の分周
クロックから他の分周クロックへの切りかえも行なうこ
とができる。

なお本実施例では４種の分周クロックを選択する場合を
例として説明したが、任意の複数分周クロックから所定
分周クロックを選択する場合も同様に実施できることは
言うまでもない。

〔発明の効果〕

以上述べたように、本発明によればｎビットの選択信号
に対してｎ個のフリップフロップ及び分周回路と同数の
アンド回路及びオア回路にてクロック選択論理回路を構
成でき、選択信号のビット数増加に伴なうゲート数を従
来例に比べ、大幅に減少することができる。特にこのよ
うな論理回路を相補型ＭＯＳトランジスタで構成した場
合には、トランジスタ素子数を大幅に減少することがで
き、集積回路化に適し、コストパフオーマンスの向上を
図ることができる。

【図面の簡単な説明】

第１図は従来例に係るクロック選択回路の構成を示すブ
ロック図，第２図は第１図の各回路素子の出力端子のタ
イミングチヤート，第３図は本発明の実施例に係るクロ
ック選択回路の構成を示すブロック図，第４図は第３図
の各回路素子の出力端子のタイミングチヤートである。 ＣＬ……基準クロック １−１〜１−４……分周回路 ２−１〜２−４……分周回路１−１〜１−４の各々の分
周クロック ３，４−１〜４−４，９，１２−１〜１２−４……アン
ド回路 ５−１〜５−４，１０−１，１０−２……Ｄ型フリップ
フロップ ６−１，６−２……選択信号 ７−１，７−２，１１−１，１１−２……インバータ回
路 ８−１〜８−４，１３……オア回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準クロックを順次分周する分周回路から
   周波数が互いに異なるＭ個の分周出力信号を取り出し前
   記Ｍより少ないＮビットの選択信号に応答して前記Ｍ個
   の分周出力信号のうちの１つを選択し出力するクロック
   選択回路において、前記Ｍの分周出力信号のレベルが互
   いに一致したことを検出し検出信号を発生する検知手段
   と、前記検出信号に同期して前記Ｎビットの選択信号を
   取り込み保持する少なくともＮ個のフリップフロップか
   ら成る保持手段と、Ｍ個の論理積手段であって、それぞ
   れが前記Ｍ個の分周出力信号のうちの対応する分周出力
   信号を受けるとともに前記保持手段が保持するＮビット
   の選択信号の各ビットの選択信号か又は当該選択信号の
   反転信号の一方を各ビットについて受けるＭ個の論理積
   手段と、前記Ｍ個の論理積手段の出力信号及び前記検出
   信号を受ける論理和手段とを備え、前記Ｍ個の分周出力
   信号の中から前記Ｎビットの選択信号によって選択され
   た分周出力信号を前記論理和手段から得ることを特徴と
   するクロック選択回路。