JPH0621080A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体装置を製造する方法に於て、半導体基
板が、不必要にエッチングされることのないようにす
る。 【構成】 半導体基板１上に、第１のエッチング停止用
半導体層１０と第１の半導体素子形成用半導体層２とを
それらの順に積層し、次に、上記層２と層１０に対し順
次各別のエッチング処理を行い、基板１を外部に臨ま
せ、次に、第２のエッチング停止用半導体層と第２の半
導体素子形成用半導体層とを、基板１の外部に臨む領域
上及び上記エッチング処理された層２上に連続延長させ
ている状態に、それらの順に形成し、次に、層２及び第
２半導体素子形成用半導体層２０に対する各別のエッチ
ング処理を行うという工程をとる。

Description

【発明の詳細な説明】

【０００１】本発明は、半導体基板上に、バイポ―ラト
ランジスタと電界効果トランジスタとによる２つの半導
体素子や、ｐｎｐ型バイポ―ラトランジスタとｎｐｎ型
バイポ―ラトランジスタとによる２つの半導体素子が並
置して形成されている構成を有する半導体装置に関す
る。

【０００２】

【従来の技術】従来、図５〜図７を伴って次に述べる順
次の工程をとって、半導体基板上に、ｎｐｎ型バイポ―
ラトランジスタとｐｎｐ型バイポ―ラトランジスタとが
並置して形成されている構成を有する半導体装置の製法
が提案されている。

【０００３】すなわち、例えばＧａＡｓでなる半導体基
板１上に、ＧａＡｓでなり且つｐ+型を有するバッファ
層と、ＧａＡｓでなり且つｉ型を有するコレクタ層と、
ＡｌＧａＡｓ系でなり且つｎ+ 型を有するエミッタ層
と、ＧａＡｓでなり且つｎ+ 型を有するキャップ層とが
それらの順に積層されている構成を有するｐｎｐ型バイ
ポ―ラトランジスタ形成用半導体層２を形成する（図５
Ａ）。

【０００４】次に、ｐｎｐ型バイポ―ラトランジスタ形
成用半導体層２上に、例えばＳｉＯ2 でなる絶縁膜３を
形成する（図５Ｂ）。

【０００５】次に、絶縁膜２上に、絶縁膜２を外部に臨
ませている開口４を有する、例えばフォトレジストでな
るマスク層５を、フォトリソグラフィ法によって形成す
る（図５Ｃ）。

【０００６】次に、絶縁膜３に対するマスク層５をマス
クとするエッチング処理によって、絶縁膜３に、マスク
層５の開口４に対応している位置において、ｐｎｐ型バ
イポ―ラトランジスタ形成用半導体層２を外部に臨ませ
る開口６を形成する（図６Ｄ）。

【０００７】次に、ｐｎｐ型バイポ―ラトランジスタ形
成用半導体層２に対するマスク層５をマスクとするエッ
チング処理によって、ｎｐｎ型バイポ―ラトランジスタ
形成用半導体層２に、マスク層５の開口４乃至絶縁膜３
の開口６に対応している位置おいて、半導体基板１を外
部に臨ませている開口７を形成する（図６Ｅ）。

【０００８】次に、絶縁膜３上から、マスク層４を除去
する（図６Ｆ）。

【０００９】次に、半導体基板１上に、ｎｐｎ型バイポ
―ラトランジスタ形成用半導体層２の開口に臨んでいる
領域において、ＧａＡｓでなり且つｎ+ 型を有するバッ
ファ層と、ＧａＡｓでなり且つｉ型を有するコレクタ層
と、ＡｌＧａＡｓでなり且つｐ+ 型を有するベ―ス層
と、ＡｌＧａＡｓでなり且つｎ型を有するエミッタ層
と、ＧａＡｓでなり且つｎ+ 型を有するキャップ層と、
ＩｎＧａＡｓでなり且つｎ+ 型を有するキャップ層とが
それらの順に積層されている構成を有するｎｐｎ型バイ
ポ―ラトランジスタ形成用半導体層８を形成する（図７
Ｇ）。

【００１０】この場合、ｎｐｎ型バイポ―ラトランジス
タ形成用半導体層８は、ｐｎｐ型バイポ―ラトランジス
タ形成用半導体層２に連接して形成される。また、絶縁
膜３上に、図示のように、ｐｎｐ型バイポ―ラトランジ
スタ形成用半導体層８と同様の構成を有する半導体層
８′を形成させることもできるが、一般に、半導体基板
乃至半導体層上には、半導体層が形成されるが、絶縁膜
上には半導体層が形成されないことを利用して、上述し
た半導体層８′を形成させないようにすることもでき
る。

【００１１】次に、絶縁膜３を溶去除去する（図７
Ｈ）。この場合、絶縁膜３上に、上述した半導体層８′
を形成させていれば、絶縁膜３上の溶去除去によって、
半導体層８′が除去される。

【００１２】次に、図示詳細説明は省略するが、ｐｎｐ
型バイポ―ラトランジスタ形成用半導体層２及びｎｐｎ
型バイポ―ラトランジスタ形成用半導体層８に対し加工
を施し、また、電極層を付す工程をとって、半導体基板
１上に、ｐｎｐ型バイポ―ラトランジスタとｎｐｎ型バ
イポ―ラトランジスタとが並置して形成されている構成
を有する半導体装置を得る。

【００１３】以上が、従来提案されている、半導体基板
上にｐｎｐ型バイポ―ラトランジスタとｎｐｎ型バイポ
―ラトランジスタとが並置して形成されている構成を有
する半導体装置の製法である。

【００１４】このような半導体装置の製法によれば、半
導体基板１上に、ｐｎｐ型バイポ―ラトランジスタとｎ
ｐｎ型バイポ―ラトランジスタとを並置して形成するこ
とができ、従って、半導体装置を、ｐｎｐ型バイポ―ラ
トランジスタ及びｎｐｎ型バイポ―ラトランジスタの上
面が、半導体基板１を基準として、互にほぼ等しい高さ
面上に延長している、ことができる特徴を有する。

【００１５】

【発明が解決しようとする課題】しかしながら、図５〜
図７に示す従来の半導体装置の製法の場合、ｎｐｎ型バ
イポ―ラトランジスタ形成用半導体層２上に絶縁膜３を
形成する工程と、絶縁膜３に対するマスク層５をマスク
とするエッチング処理によって、絶縁膜３に開口４を形
成する工程とを必要とするとともに、ｐｎｐ型バイポ―
ラトランジスタ形成用半導体層２に対するマスク層５を
マスクとするエッチング処理によって、ｐｎｐ型バイポ
―ラトランジスタ形成用半導体層２に開口６を形成する
工程において、半導体基板１が不必要にエッチングされ
るおそれを有し、また、それを回避するためにエッチン
グ処理に高い制御性が要求される、という欠点を有して
いた。

【００１６】よって、本発明は、上述した欠点を伴わな
い、新規な半導体装置の製法を提案せんとするものであ
る。

【００１７】

【課題を解決するための手段】本発明によるＩＩＩ−Ｖ
族化合物半導体装置の製法は、（ｉ）半導体基板上に、
第１のエッチング停止用半導体層と第１の素子形成用半
導体層とをそれらの順に積層して形成する工程と、（ｉ
ｉ）上記第１の素子形成用半導体層上に、それを外部に
臨ませている第１の開口を有する第１のマスク層を形成
する工程と、（ｉｉｉ）上記第１の素子形成用半導体層
に対する上記第１のマスク層をマスクとする第１のエッ
チング処理によって、上記第１の素子形成用半導体層
に、上記第１のマスクの第１の開口に対応している位置
において、上記第１のエッチング停止用半導体層を外部
に臨ませている第２の開口を形成する工程と、（ｉｖ）
上記第２の開口を形成する工程後、上記第１のエッチン
グ停止用半導体層に対する第２のエッチング処理によっ
て、上記第１のエッチング停止用半導体層に、上記第１
の素子形成用半導体層の第２の開口に対応している位置
において、上記半導体基板を外部に臨ませている第３の
開口を形成する工程と、（ｖ）上記第３の開口を形成す
る工程後、上記第１のマスク層を、上記第１の素子形成
用半導体層上から除去する工程と、（ｖｉ）上記半導体
基板上に、第２のエッチング停止用半導体層と第２の素
子形成用半導体層とを、それらの順に、上記半導体基板
の上記第１の素子形成用半導体層の第２の開口及び上記
第１のエッチング停止用半導体層の第３の開口に臨んで
いる領域及び上記第１の素子形成用半導体層上に連続延
長している態様に、積層して形成する工程と、（ｖｉ
ｉ）上記第２の素子形成用半導体層上に、それを、上記
第２の開口上の局部的領域を除いた領域において外部に
臨ませている第４の開口を有する第２のマスク層を形成
する工程と、（ｖｉｉｉ）上記第２の素子形成用半導体
層に対する上記第２のマスク層をマスクとする第３のエ
ッチング処理によって、上記第２の素子形成用半導体層
に、上記第２のマスク層の第４の開口に対応している位
置において、上記第２のエッチング停止用半導体層を外
部に臨ませている第５の開口を形成する工程と、（ｉ
ｘ）上記第５の開口を形成する工程後、上記第２のエッ
チング停止用半導体層に対する第４のエッチング処理に
よって、上記第２のエッチング停止用半導体層に、上記
第２の素子形成用半導体層の上記第４の開口に対応して
いる位置おいて、上記第１の素子形成用半導体層及び上
記半導体基板を外部に臨ませている第６の開口を形成す
る工程と、（ｘ）上記第６の開口を形成する工程後、上
記第２のマスク層を、上記第２の素子形成用半導体層上
から除去する工程とを有する。

【００１８】この場合、上記半導体基板がＧａＡｓでな
り、上記第１のエッチング停止用半導体層が、Ａｌx Ｇ
ａ1-x Ａｓ（ただし、ｘ≧０．３）でなり、上記第１の
素子形成用半導体層が、上記第１のエッチング停止用半
導体層と接し且つＧａＡｓでなる半導体層を有し、上記
第２のエッチング停止用半導体層が、Ａｌx Ｇａ1-xＡ
ｓ（ただし、ｘ≧０．３）でなり、上記第２の素子形成
用半導体層が、上記第２のエッチング停止用半導体層と
接し且つＧａＡｓでなる半導体層を有するのを可とす
る。

【００１９】

【作用・効果】本発明による半導体装置の製法によれ
ば、第２のマスク層を、第２の素子形成用半導体層上か
ら除去する工程をとってから、図５〜図７で前述した従
来の半導体装置の製法の場合と同様に、第１及び第２の
素子形成用半導体層に対し加工を施し、また電極付けを
行うことによって、図５〜図７で前述した従来の半導体
装置の製法の場合と同様に、半導体基板上に、第１及び
第２の半導体素子が並置されている構成を有し且つ第１
及び第２の半導体素子の上面がほぼ同じ高さ位置にあ
る、いわゆるプレナ型の半導体装置を、容易に、製造す
ることができる。

【００２０】しかしながら、本発明による半導体装置の
製法の場合、図５〜図７で前述した従来の半導体装置の
製法の欠点を有効に回避させることができる。

【００２１】

【実施例】次に、図１〜図４を伴って、本発明による半
導体装置の製法の実施例を、半導体基板上に、ｐｎｐ型
バイポ―ラトランジスタとｎｐｎ型バイポ―ラトランジ
スタとが並置して形成されている構成を有する半導体装
置の製法に適用した場合の実施例で述べよう。

【００２２】図１〜図４に示す本発明による半導体装置
の製法は、次に述べる順次の工程をとって、半導体基板
上に、ｎｐｎ型バイポ―ラトランジスタとｐｎｐ型バイ
ポ―ラトランジスタとが並置して形成されている構成を
有する半導体装置を製造する。

【００２３】図１〜図４において、図５〜図７との対応
部分には同一符号を付し、詳細説明を省略する。

【００２４】すなわち、半導体基板１上に、例えばＡｌ
Ａｓでなる第１のエッチング停止用半導体層１０と図５
〜図７で上述したバイポ―ラトランジスタ形成用半導体
層２と同様の第１の素子形成用半導体層２とをそれらの
順に積層して形成する（図１Ａ）。次に、上記第１の素
子形成用半導体層２上に、それを外部に臨ませている第
１の開口４を有する第１のマスク層５を形成する（図１
Ｂ）。次に、上記第１の素子形成用半導体層に対する上
記第１のマスク層５をマスクとする第１のエッチング処
理によって、上記第１の素子形成用半導体層２に、上記
第１のマスク５の第１の開口４に対応している位置にお
いて、上記第１のエッチング停止用半導体層１０を外部
に臨ませている第２の開口６を形成する（図１Ｃ）。次
に、上記第２の開口６を形成する工程後、上記第１のエ
ッチング停止用半導体層１０に対する第２のエッチング
処理によって、上記第１のエッチング停止用半導体層１
０に、上記第１の素子形成用半導体層２の第２の開口６
に対応している位置において、上記半導体基板１を外部
に臨ませている第３の開口を形成する（図２Ｄ）。上記
第３の開口を形成する工程後、上記第１のマスク層を、
上記第１の素子形成用半導体層上から除去する（図２
Ｅ）。上記半導体基板上に、第２のエッチング停止用半
導体層と第２の素子形成用半導体層とを、それらの順
に、上記半導体基板の上記第１の素子形成用半導体層の
第２の開口及び上記第１のエッチング停止用半導体層の
第３の開口に臨んでいる領域及び上記第１の素子形成用
半導体層上に連続延長している態様に、積層して形成す
る（図２Ｆ）。上記第２の素子形成用半導体層上に、そ
れを、上記第２の開口上の局部的領域を除いた領域にお
いて外部に臨ませている第４の開口を有する第２のマス
ク層を形成する（図３Ｇ）。上記第２の素子形成用半導
体層に対する上記第２のマスク層をマスクとする第３の
エッチング処理によって、上記第２の素子形成用半導体
層に、上記第２のマスク層の第４の開口に対応している
位置において、上記第２のエッチング停止用半導体層を
外部に臨ませている第５の開口を形成する（図３Ｈ）。
上記第５の開口を形成する工程後、上記第２のエッチン
グ停止用半導体層に対する第４のエッチング処理によっ
て、上記第２のエッチング停止用半導体層に、上記第２
の素子形成用半導体層の上記第４の開口に対応している
位置おいて、上記第１の素子形成用半導体層及び上記半
導体基板を外部に臨ませている第６の開口を形成する
（図３Ｉ）。上記第６の開口を形成する工程後、上記第
２のマスク層を、上記第２の素子形成用半導体層上から
除去する（図４Ｊ）。

【００２５】次に、第１及び第２の素子形成用半導体層
２及び８に加工を施し、また電極付けを行い、半導体基
板１上に第１及び第２の半導体素子を形成している構成
の半導体層を得る（図４Ｋ）。

【００ 】その他、本発明の精神を脱することなし
に、種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

【図１】本発明による半導体装置の製法の適用された、
半導体基板上に、ｎｐｎ型バイポ―ラトランジスタとｐ
ｎｐ型バイポ―ラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する順次
の工程における略線的断面図である。

【図２】本発明による半導体装置の製法の適用された、
半導体基板上に、ｎｐｎ型バイポ―ラトランジスタとｐ
ｎｐ型バイポ―ラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
１に示す順次の工程に続く、順次の工程における略線的
断面図である。

【図３】本発明による半導体装置の製法の適用された、
半導体基板上に、ｎｐｎ型バイポ―ラトランジスタとｐ
ｎｐ型バイポ―ラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
２に示す順次の工程に続く、順次の工程における略線的
断面図である。

【図４】本発明による半導体装置の製法の適用された、
半導体基板上に、ｎｐｎ型バイポ―ラトランジスタとｐ
ｎｐ型バイポ―ラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
３に示す順次の工程に続く、順次の工程における略線的
断面図である。

【図５】従来の、半導体装置の製法の適用された半導体
基板上に、ｎｐｎ型バイポ―ラトランジスタとｐｎｐ型
バイポ―ラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、順次の工
程における略線的断面図である。

【図６】従来の半導体装置の製法の適用された、半導体
基板上に、ｎｐｎ型バイポ―ラトランジスタとｐｎｐ型
バイポ―ラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、図５に示
す順次の工程に続く、順次の工程における略線的断面図
である。

【図７】従来の半導体装置の製法の適用された、半導体
基板上に、ｎｐｎ型バイポ―ラトランジスタとｐｎｐ型
バイポ―ラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、図６に示
す順次の工程に続く、順次の工程における略線的断面図
である。

【符号の説明】

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年８月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 半導体装置の製法

【特許請求の範囲】

【発明の詳細な説明】

【０００１】本発明は、半導体基板上に、バイポーラト
ランジスタと電界効果トランジスタとによる２つの半導
体素子や、ｐｎｐ型バイポーラトランジスタとｎｐｎ型
バイポーラトランジスタとによる２つの半導体素子が並
置して形成されている構成を有する半導体装置の製法に
関する。

【０００２】

【従来の技術】従来、図５〜図７を伴って次に述べる順
次の工程をとって、半導体基板上に、ｐｎｐ型バイポー
ラトランジスタとｎｐｎ型バイポーラトランジスタと
が、それぞれ第１及び第２の半導体素子として、並置し
て形成されている構成を有する半導体装置の製法が提案
されている。

【０００３】すなわち、ＧａＡｓでなる半導体基板１上
に、ＧａＡｓでなり且つＰ^＋型を有するバッファ層と、
ＧａＡｓでなり且つｉ型を有するコレクタ層と、ＡｌＧ
ａＡｓ系でなり且つｎ^＋型を有するベース層と、ＡｌＧ
ａＡｓ系でなり且つｐ型を有するエミッタ層と、ＧａＡ
ｓでなり且つｐ^＋型を有するキャップ層とがそれらの順
に積層されている構成を有する、第１の半導体素子形成
用半導体層としてのｐｎｐ型バイポーラトランジスタ形
成用半導体層２を形成する（図５Ａ）。

【０００４】次に、ｐｎｐ型バイポーラトランジスタ形
成用半導体層２上に、例えばＳｉＯ_２でなる絶縁膜３を
形成する（図５Ｂ）。

【０００５】次に、絶縁膜３上に、絶縁膜３を外部に臨
ませている開口４を有する、例えばフォトレジストでな
るマスク層５を、フォトリソグラフィ法によって形成す
る（図５Ｃ）。

【０００６】次に、絶縁膜３に対するマスク層５をマス
クとするエッチング処理によって、絶縁膜３に、マスク
層５の開口４に対応している位置において、ｐｎｐ型バ
イポーラトランジスタ形成用半導体層２を外部に臨ませ
る開口６を形成する（図６Ｄ）。

【０００７】次に、ｐｎｐ型バイポーラトランジスタ形
成用半導体層２に対するマスク層５をマスクとするエッ
チング処理によって、ｐｎｐ型バイポーラトランジスタ
形成用半導体層２に、マスク層５の開口４乃至絶縁膜３
の開口６に対応している位置おいて、半導体基板１を外
部に臨ませている開口７を形成する（図６Ｅ）。

【０００８】次に、絶縁膜３上から、マスク層４を除去
する（図６Ｆ）。

【０００９】次に、半導体基板１上に、ｐｎｐ型バイポ
ーラトランジスタ形成用半導体層２の開口７に臨んでい
る領域において、ＧａＡｓでなり且つｎ^＋型を有するバ
ッファ層と、ＧａＡｓでなり且つｉ型を有するコレクタ
層と、ＡｌＧａＡｓでなり且つｐ^＋型を有するベース層
と、ＡｌＧａＡｓでなり且つｎ型を有するエミッタ層
と、ＧａＡｓでなり且つｎ^＋型を有するキャップ層と、
ＩｎＧａＡｓでなり且つｎ^＋型を有するキャップ層とが
それらの順に積層されている構成を有する、第２の半導
体素子形成用半導体層としてのｎｐｎ型バイポーラトラ
ンジスタ形成用半導体層８を形成する（図７Ｇ）。

【００１０】この場合、ｎｐｎ型バイポーラトランジス
タ形成用半導体層８は、ｐｎｐ型バイポーラトランジス
タ形成用半導体層２に連接して形成される。また、絶縁
膜３上に、図示のように、ｐｎｐ型バイポーラトランジ
スタ形成用半導体層８と同様の構成を有する半導体層
８′を形成させることもできるが、一般に、半導体基板
乃至半導体層上には、半導体層が形成されるが、絶縁膜
上には半導体層が形成されないことを利用して、上述し
た半導体層８′を形成させないようにすることもでき
る。

【００１１】次に、絶縁膜３を溶去除去する（図７
Ｈ）。この場合、絶縁膜３上に、上述した半導体層８′
を形成させていれば、絶縁膜３上の溶去除去によって、
半導体層８′が除去される。

【００１２】次に、図示詳細説明は省略するが、ｐｎｐ
型バイポーラトランジスタ形成用半導体層２及びｎｐｎ
型バイポーラトランジスタ形成用半導体層８に対し加工
を施し、また、電極層を付す工程をとって、半導体基板
１上に、ｐｎｐ型バイポーラトランジスタとｎｐｎ型バ
イポーラトランジスタとが、それぞれ第１及び第２の半
導体素子として並置して形成されている構成を有する半
導体装置を得る。

【００１３】以上が、従来提案されている、半導体基板
上にｐｎｐ型バイポーラトランジスタとｎＤｎ型バイポ
ーラトランジスタとが、それぞれ第１及び第２の半導体
素子として、並置して形成されている構成を有する半導
体装置の製法である。

【００１４】このような半導体装置の製法によれば、半
導体基板１上に、ｐｎｐ型バイポーラトランジスタとｎ
ｐｎ型バイポーラトランジスタとを、それぞれ第１及び
第２の半導体素子として並置して形成することができ、
従って、半導体装置を、第１及び第２の半導体素子とし
てのｐｎｐ型バイポーラトランジスタ及びｎｐｎ型バイ
ポーラトランジスタの上面が、半導体基板１を基準とし
て、互にほぼ同じ高さにある、いわゆるプレナ型に、製
造することができる、という特徴を有する。

【００１５】

【発明が解決しようとする課題】しかしながら、図５〜
図７に示す従来の半導体装置の製法の場合、第１の半導
体素子形成用半導体層としてのｐｎｐ型パイポーラトラ
ンジスタ形成用半導体層２上に絶縁膜３を形成する工程
（図５Ｂ）と、絶縁膜３に対するマスク層５をマスクと
するエッチング処理によって絶縁膜３に開口４を形成す
る工程（図６Ｄ）とを必要とするとともに、第１の半導
体素子形成用半導体層としてのｐｎｐ型バイポーラトラ
ンジスタ形成用半導体層２に対するマスク層５をマスク
とするエッチング処理によって第１の半導体素子形成用
半導体層としてのｐｎｐ型バイポーラトランジスタ形成
用半導体層２に開口７を形成する工程（図６Ｅ）によっ
て、半導体基板１の上面を局部的に外部に臨ませること
ができるが、この工程において、半導体基板１が、図示
のように、不必要にエッチングされるおそれを有し、ま
た、それを回避するためには、第１の半導体素子形成用
半導体層としてのｐｎｐ型バイポーラトランジスタ形成
用半導体層２に対するマスク層５をマスクとするエッチ
ング処理に、高い制御性が要求される、という欠点を有
していた。

【００１６】よって、本発明は、上述した欠点を伴わな
い、新規な半導体装置の製法を提案せんとするものであ
る。

【００１７】

【課題を解決するための手段】本発明による半導体装置
の製法は、（ｉ）半導体基板上に、第１のエッチング停
止用半導体層と第１の半導体素子形成用半導体層とをそ
れらの順に積層して形成する工程と、（ｉｉ）上記第１
の半導体素子形成用半導体層上に、それを外部に臨ませ
ている第１の開口を有する第１のマスク層を形成する工
程と、（ｉｉｉ）上記第１の半導体素子形成用半導体層
に対する上記第１のマスク層をマスクとする第１のエッ
チング処理によって、上記第１の半導体素子形成用半導
体層に、上記第１のマスクの第１の開口に対応している
位置において、上記第１のエッチング停止用半導体層を
外部に臨ませている第２の開口を形成する工程と、（ｉ
ｖ）上記第２の開口を形成する工程後、上記第１のエッ
チング停止用半導体層に対する第２のエッチング処理に
よって、上記第１のエッチング停止用半導体層に、上記
第１の半導体素子形成用半導体層の第２の開口に対応し
ている位置において、上記半導体基板を外部に臨ませて
いる第３の開口を形成する工程と、（ｖ）上記第３の開
口を形成する工程後、上記第１のマスク層を、上記第１
の半導体素子形成用半導体層上から除去する工程と、
（ｖｉ）上記半導体基板上に、第２のエッチング停止用
半導体層と第２の半導体素子形成用半導体層とを、それ
らの順に、上記半導体基板の上記第１の半導体素子形成
用半導体層の第２の開口及び上記第１のエッチング停止
用半導体層の第３の開口に臨んでいる領域及び上記第１
の半導体素子形成用半導体層上に連続延長している態様
に、積層して形成する工程と、（ｖｉｉ）上記第２の半
導体素子形成用半導体層上に、それを、上記第２の開口
上の局部的領域を除いた領域において外部に臨ませてい
る第４の開口を有する第２のマスク層を形成する工程
と、（ｖｉｉｉ）上記第２の半導体素子形成用半導体層
に対する上記第２のマスク層をマスクとする第３のエッ
チング処理によって、上記第２の半導体素子形成用半導
体層に、上記第２のマスク層の第４の開口に対応してい
る位置において、上記第２のエッチング停止用半導体層
を外部に臨ませている第５の開口を形成する工程と、
（ｉｘ）上記第５の開口を形成する工程後、上記第２の
エッチング停止用半導体層に対する第４のエッチング処
理によって、上記第２のエッチング停止用半導体層に、
上記第２の半導体素子形成用半導体層の上記第４の開口
に対応している位置おいて、上記第１の半導体素子形成
用半導体層及び上記半導体基板を外部に臨ませている第
６の開口を形成する工程と、（ｘ）上記第６の開口を形
成する工程後、上記第２のマスク層を、上記第２の半導
体素子形成用半導体層上から除去する工程とを有する。

【００１８】この場合、上記半導体基板がＧａＡｓでな
り、上記第１のエッチング停止用半導体層が、Ａｌ_ｘＧ
ａ_１−ｘＡｓ（ただし、ｘ≧０．３）でなり、上記第１
の半導体素子形成用半導体層が、上記第１のエッチング
停止用半導体層と接し且つＧａＡｓでなる半導体層を有
し、上記第２のエッチング停止用半導体層が、Ａｌ_ｘＧ
ａ_１−ｘＡｓ（ただし、ｘ≧０．３）でなり、上記第２
の半導体素子形成用半導体層が、上記第２のエッチング
停止用半導体層と接し且つＧａＡｓでなる半導体層を有
するのを可とする。

【００１９】

【作用・効果】本発明による半導体装置の製法によれ
ば、第２のマスク層を第２の半導体素子形成用半導体層
上から除去する工程をとってから、図５〜図７で前述し
た従来の半導体装置の製法の場合と同様に、第１及び第
２の半導体素子形成用半導体層に対し加工を施し、また
電極付けを行うことによって、図５〜図７で前述した従
来の半導体装置の製法の場合と同様に、半導体基板上
に、第１及び第２の半導体素子が並置して形成されてい
る構成を有し且つ第１及び第２の半導体素子の上面がほ
ぼ同じ高さにある、いわゆるプレナ型の半導体装置を、
容易に、製造することができる。

【００２０】しかしながら、本発明による半導体装置の
製法の場合、図５〜図７に示す従来の半導体装置の製法
の場合のように、第１の半導体素子形成用半導体層上に
絶縁膜を形成し、また、その絶縁膜にマスク層をマスク
とするエッチング処理によって開口を形成したりする、
という必要がないとともに、第１の半導体素子形成用半
導体層に対する第１のマスク層をマスクとするエッチン
グ処理によって第１の半導体素子形成用半導体層に第２
の開口を形成する工程と、第１のエッチング停止用半導
体層に対するエッチング処理によって第３の開口を形成
する工程とによって、半導体基板の上面を局部的に外部
に臨ませることができるが、第１の半導体素子形成用半
導体層に第２の開口を形成する工程において、第１のエ
ッチング停止用半導体層の存在のために、半導体基板が
エッチングされることがなく、また、第１のエッチング
停止用半導体層に第３の開口を形成する工程において、
エッチング処理に用いるエッチャントを適当に選んでお
けば、また、第１のエッチング停止用半導体層を薄く形
成しておけば、半導体基板が不必要にエッチングされる
おそれを有さず、従って、半導体基板を、それが不必要
にエッチングされることなしに、外部に臨ませることが
でき、また、第１の半導体素子形成用半導体層に第２の
開口を形成する工程、及び第１のエッチング停止用半導
体層に第３の開口を形成する工程におけるエッチング処
理に、高い制御性を要求されない。

【００２１】また、第２の半導体素子形成用半導体層に
対する第２のマスク層をマスクとするエッチング処理に
よって第２の半導体素子形成用半導体層に第５の開口を
形成する工程において、第１の半導体素子形成用半導体
層に第２の開口を形成する工程の場合に準じた理由で、
半導体基板及び第１の半導体素子形成用半導体層がエッ
チングされず、また、第２のエッチング停止用半導体層
に対するエッチング処理によって第２のエッチング停止
用半導体層に第６の開口を形成する工程において、第１
のエッチング停止用半導体層に第３の開口を形成する工
程の場合に準じた理由で、半導体基板及び第１の半導体
素子形成用半導体層がエッチングされるおそれを有しな
いとともに、第２の半導体素子形成用半導体層に第５の
開口を形成する工程、及び第２のエッチング停止用半導
体層に第６の開口を形成する工程におけるエッチング処
理に、第１の半導体素子形成用半導体層に第２の開口を
形成する工程、及び第１のエッチング停止用半導体層に
第３の開口を形成する工程の場合と同様に、高い制御性
を要求されない。

【００２２】

【実施例】次に、図１〜図４を伴って、本発明による半
導体装置の製法の実施例を、半導体基板上に、ｐｎｐ型
バイポーラトランジスタとｎｐｎ型バイポーラトランジ
スタとが、それぞれ第１及び第２の半導体素子として、
並置して形成されている構成を有する半導体装置の製法
に適用した場合の実施例で述べよう。

【００２３】図１〜図４において、図５〜図７との対応
部分には同一符号を付し、詳細説明を省略する。

【００２４】図１〜図４に示す本発明による半導体装置
の製法は、次に述べる順次の工程をとって、半導体基板
上に、ｎｐｎ型バイポーラトランジスタとｐｎｐ型バイ
ポーラトランジスタとが、それぞれ第１及び第２の半導
体素子として、並置して形成されている構成を有する半
導体装置を製造する。

【００２５】すなわち、ＧａＡｓでなる半導体基板１上
に、Ａｌ_ｘＧａ_１−ｘＡｓ（ただし、ｘ≧０．３）とし
ての例えばＡｌＡｓでなる第１のエッチング停止用半導
体層１０と、図５〜図７で上述したと同様の、第１の半
導体素子形成用半導体層としてのｐｎｐ型バイポーラト
ランジスタ形成用半導体層２とを、それらの順に積層し
て形成する（図１Ａ）。

【００２６】次に、第１の半導体素子形成用半導体層と
してのｐｎｐ型バイポーラトランジスタ形成用半導体層
２上に、それを外部に臨ませている第１の開口４を有し
且つ例えばフォトレジストでなる第１のマスク層５を形
成する（図１Ｂ）。

【００２７】次に、第１の半導体素子形成用半導体層と
してのｐｎｐ型パイポーラトランジスタ形成用半導体層
２に対するマスク層５をマスクとする、例えばＮＨ_４Ｏ
ＨとＨ_２Ｏとの１：３０の混液でなるエッチング液を用
いた第１のエッチング処理によって、第１の半導体素子
形成用半導体層としてのｐ型バイポーラトランジスタ形
成用半導体層２に、マスク５の開口４に対応している位
置において、エッチング停止用半導体層１０を外部に臨
ませている第２の開口７を形成する（図１Ｃ）。

【００２８】次に、すなわち、ｐｎｐ型バイポーラトラ
ンジスタ形成用半導体層２に開口７を形成する工程（図
１Ｃ）後、エッチング停止用半導体層１０に対する、例
えばＨＦでなるエッチング液を用いた第２のエッチング
処理によって、エッチング停止用半導体層１０に、ｐｎ
ｐ型バイポーラトランジスタ形成用半導体層２の開口６
に対応している位置において、半導体基板１を外部に臨
ませている第３の開口１１を形成する（図２Ｄ）。

【００２９】次に、すなわち、エッチング停止用半導体
層１０に開口１１を形成する工程（図２Ｄ）後、マスク
層５を、ｐｎｐ型バイポーラトランジスタ形成用半導体
層２上から除去する（図２Ｅ）。

【００３０】次に、半導体基板１上に、エッチング停止
用半導体層１０と同様のＡｌ_ｘＧａ_１−ｘ（ただし、ｘ
≧０．３）としての例えばＡｌＡｓでなる第２のエッチ
ング停止用半導体層２０と、図５〜図７で上述したと同
様の、第２の半導体素子形成用半導体層としてのｎｐｎ
型バイポーラトランジスタ形成用半導体層８とを、それ
らの順に、半導体基板１のｐｎｐ型バイポーラトランジ
スタ形成用半導体層２の開口７及びエッチング停止用半
導体層１０の開口１１に臨んでいる領域及びｐｎｐ型バ
イポーラトランジスタ形成用半導体層２上に連続延長し
ている態様に、積層して形成する（図２Ｆ）。

【００３１】次に、ｎｐｎ型バイポーラトランジスタ形
成用半導体層８上に、それを、開口７上の局部的領域を
除いた領域において外部に臨ませている第４の開口２１
を有し且つマスク層５と同様の例えばフォトレジストで
なる第２のマスク層２２を形成する（図３Ｇ）。

【００３２】次に、ｎｐｎ型バイポーラトランジスタ形
成用半導体層８に対するマスク層２２をマスクとする、
ｐｎｐ型バイポーラトランジスタ形成用半導体層８に開
口７を形成したときと同様のエッチング液を用いた第３
のエッチング処理によって、ｎｐｎ型バイポーラトラン
ジスタ形成用半導体層８に、マスク層２２の開口２１に
対応している位置において、エッチング停止用半導体層
２０を外部に臨ませている第５の開口２３を形成する
（図３Ｈ）。

【００３３】次に、すなわち、ｎｐｎ型バイポーラトラ
ンジスタ形成用半導体層２に開口２４を形成する工程
（図３Ｈ）後、エッチング停止用半導体層２０に対す
る、エッチング停止用半導体層１０に開口１１を形成し
たときと同様のエッチング液を用いた第４のエッチング
処理によって、エッチング停止用半導体層２０に、ｐｎ
ｐ型バイポーラトランジスタ形成用半導体層８の開口２
１に対応している位置において、ｐｎｐ型バイポーラト
ランジスタ形成用半導体層２及び半導体基板１を外部に
臨ませている第６の開口２４を形成する（図３Ｉ）。

【００３４】次に、すなわち、エッチング停止用半導体
層２０に開口２４を形成する工程（図３Ｉ）後、マスク
層２２を、ｎｐｎ型バイポーラトランジスタ形成用半導
体層８上から除去する（図４Ｊ）。

【００３５】次に、詳細説明は省略するが、図５〜図７
で前述した従来の半導体装置の製法の場合と同様に、ｐ
ｎｐ型バイポーラトランジスタ形成用半導体層２及びｎ
ｐｎ型バイポーラトランジスタ形成用半導体層８に加工
を施し、また電極付けを行い、半導体基板１上に、ｐｎ
ｐ型バイポーラトランジスタ及びｎｐｎ型バイポーラト
ランジスタが、それぞれ第１及び第２の半導体素子とし
て、並置して形成されている構成を有する半導体層を得
る（図４Ｋ）。

【００３６】以上が、本発明による半導体装置の製法の
実施例である。

【００３７】このような半導体装置の製法によれば、半
導体基板１上に、図５〜図７で前述した従来の半導体装
置の製法の場合と同様に、ｐｎｐ型バイポーラトランジ
スタとｎｐｎ型バイポーラトランジスタとを、それぞれ
第１及び第２の半導体素子として、並置して形成するこ
とができ、従って、半導体装置を、第１及び第２の半導
体素子としてのｐｎｐ型バイポーラトランジスタ及びｎ
ｐｎ型バイポーラトランジスタの上面が、半導体基板１
を基準として、互にほぼ同じ高さにある、いわゆるプレ
ナ型に、製造することができる。

【００３８】しかしながら、図１〜図４に示す本発明に
よる半導体装置の製法の場合、図５〜図７で上述した従
来の半導体装置の製法の場合のように、第１の半導体素
子形成用半導体層としてのｐｎｐ型バイポーラトランジ
スタ形成用半導体層２上に絶縁膜を形成し、また、その
絶縁膜にマスク層をマスクとするエッチング処理によっ
て開口を形成したりする、という必要がないとともに、
第１の半導体素子形成用半導体層としてのｐｎｐ型バイ
ポーラトランジスタ形成用半導体層２に対する第１のマ
スク層５をマスクとするエッチング処理によって、第１
の半導体素子形成用半導体層に第２の開口７を形成する
工程（図１Ｃ）と、第１のエッチング停止用半導体層１
０に対するエッチング処理によって第３の開口１１を形
成する工程（図２Ｄ）とによって、半導体基板１の上面
を局部的に外部に臨ませることができるが、第１の半導
体素子形成用半導体層としてのｐｎｐ型バイポーラトラ
ンジスタ形成用半導体層２に第２の開口７を形成する工
程（図１Ｃ）において、第１のエッチング停止用半導体
層１０の存在のために、半導体基板１がエッチングされ
ることがなく、また、第１のエッチング停止用半導体層
１０に第３の開口を形成する工程（図２Ｄ）において、
エッチング処理に用いるエッチャントを適当に選んでお
けば、また、第１のエッチング停止用半導体層１０を薄
く形成しておけば、半導体基板１が不必要にエッチング
されるおそれを有さず、従って、半導体基板１を、それ
が不必要にエッチングされることなしに、外部に臨ませ
ることができ、また、第１の半導体素子形成用半導体層
としてのｐｎｐ型バイポーラトランジスタ形成用半導体
層２に第２の開口７を形成する工程（図１Ｃ）、及び第
１のエッチング停止用半導体層１０に第３の開口を形成
する工程（図２Ｄ）におけるエッチング処理に、高い制
御性を要求されない。

【００３９】また、第２の半導体素子形成用半導体層と
してのｎｐｎ型バイポーラトランジスタ形成用半導体層
８に対する第２のマスク層２２をマスクとするエッチン
グ処理によって第２の半導体素子形成用半導体層として
のｎｐｎ型バイポーラトランジスタ形成用半導体層８に
第５の開口２３を形成する工程（図３Ｈ）において、第
１の半導体素子形成用半導体層としてのｐｎｐ型バイポ
ーラトランジスタ形成用半導体層２に第２の開口７を形
成する工程（図１Ｃ）の場合に準じた理由で、半導体基
板１及び第１の半導体素子形成用半導体層としてのｐｎ
ｐ型バイポーラトランジスタ形成用半導体層２がエッチ
ングされず、また、第２のエッチング停止用半導体層２
０に対するエッチング処理によって第２のエッチング停
止用半導体層２０に第６の開口２４を形成する工程（図
３Ｉ）において、第１のエッチング停止用半導体層１０
に第３の開口１１を形成する工程（図２Ｄ）の場合に準
じた理由で、半導体基板１及び第１の半導体素子形成用
半導体層としてのｐｎｐ型バイポーラトランジスタ形成
用半導体層２がエッチングされるおそれを有しないとと
もに、第２の半導体素子形成用半導体層としてのｎｐｎ
型バイポーラトランジスタ形成用半導体層８に第５の開
口２３を形成する工程（図３Ｈ）、及び第２のエッチン
グ停止用半導体層２０に第６の開口２４を形成する工程
（図３Ｉ）におけるエッチング処理に、第１の半導体素
子形成用半導体層としてのｐｎｐ型バイポーラトランジ
スタ形成用半導体層２に第２の開口６を形成する工程
（図１Ｃ）、及び第１のエッチング停止用半導体層１０
に第３の開口１１を形成する工程（図２Ｄ）の場合と同
様に、高い制御性を要求されない。

【００４０】なお、上述においては、本発明の１つの実
施例を示したに留まり、図１〜図４に示す本発明による
半導体装置の製法の実施例において、各半導体層及び各
マスク層を上述したのとは異なる材料で形成し、これに
応じて、エッチング処理を上述したのとは異なるエッチ
ング液を用いて行うようにすることもでき、また、半導
体基板１上にｐｎｐ型バイポーラトランジスタ及びｎｐ
ｎ型バイポーラトランジスタ以外の半導体素子が並置し
て形成されている構成を有する半導体装置を製造する場
合に適用することもでき、その他、本発明の精神を脱す
ることなしに、種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

【図１】本発明による半導体装置の製法の適用された、
半導体基板上に、ｐｎｐ型バイポーラトランジスタとｎ
ｐｎ型バイポーラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、順
次の工程における略線的断面図である。

【図２】本発明による半導体装置の製法の適用された、
半導体基板上に、ｐｎｐ型バイポーラトランジスタとｎ
ｐｎ型バイポーラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
１に示す順次の工程に続く順次の工程における略線的断
面図である。

【図３】本発明による半導体装置の製法の適用された、
半導体基板上に、ｐｎｐ型バイポーラトランジスタとｎ
ｐｎ型バイポーラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
２に示す順次の工程に続く順次の工程における略線的断
面図である。

【図４】本発明による半導体装置の製法の適用された、
半導体基板上に、ｐｎｐ型バイポーラトランジスタとｎ
ｐｎ型バイポーラトランジスタとが並置して形成されて
いる構成を有する半導体装置の製法の説明に供する、図
３に示す順次の工程に続く順次の工程における略線的断
面図である。

【図５】従来の、半導体装置の製法の適用された半導体
基板上に、ｐｎｐ型バイポーラトランジスタとｎｐｎ型
バイポーラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、順次の工
程における略線的断面図である。

【図６】従来の半導体装置の製法の適用された、半導体
基板上に、ｎｐｎ型バイポーラトランジスタとｐｎｐ型
バイポーラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、図５に示
す順次の工程に続く順次の工程における略線的断面図で
ある。

【図７】従来の半導体装置の製法の適用された、半導体
基板上に、ｎｐｎ型バイポーラトランジスタとｐｎｐ型
バイポーラトランジスタとが並置して形成されている構
成を有する半導体装置の製法の説明に供する、図６に示
す順次の工程に続く順次の工程における略線的断面図で
ある。

【符号の説明】 １ 半導体基板 ２ ｐｎｐ型バイポーラトランジスタ形成
用半導体層 ３ 絶縁膜 ４ 開口 ５ マスク層 ６、７ 開口 ８ ｎｐｎ型バイポーラトランジスタ形成
要素半導体層 １０ エッチング停止用半導体層 １１ 開口 ２０ エッチング停止用半導体層 ２１ 開口 ２２ マスク層 ２３、２４ 開口

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１のエッチング停止
   用半導体層と第１の素子形成用半導体層とをそれらの順
   に積層して形成する工程と、 上記第１の素子形成用半導体層上に、それを外部に臨ま
   せている第１の開口を有する第１のマスク層を形成する
   工程と、 上記第１の素子形成用半導体層に対する上記第１のマス
   ク層をマスクとする第１のエッチング処理によって、上
   記第１の素子形成用半導体層に、上記第１のマスクの第
   １の開口に対応している位置において、上記第１のエッ
   チング停止用半導体層を外部に臨ませている第２の開口
   を形成する工程と、 上記第２の開口を形成する工程後、上記第１のエッチン
   グ停止用半導体層に対する第２のエッチング処理によっ
   て、上記第１のエッチング停止用半導体層に、上記第１
   の素子形成用半導体層の第２の開口に対応している位置
   において、上記半導体基板を外部に臨ませている第３の
   開口を形成する工程と、 上記第３の開口を形成する工程後、上記第１のマスク層
   を、上記第１の素子形成用半導体層上から除去する工程
   と、 上記半導体基板上に、第２のエッチング停止用半導体層
   と第２の素子形成用半導体層とを、それらの順に、上記
   半導体基板の上記第１の素子形成用半導体層の第２の開
   口及び上記第１のエッチング停止用半導体層の第３の開
   口に臨んでいる領域及び上記第１の素子形成用半導体層
   上に連続延長している態様に、積層して形成する工程
   と、 上記第２の素子形成用半導体層上に、それを、上記第２
   の開口上の局部的領域を除いた領域において外部に臨ま
   せている第４の開口を有する第２のマスク層を形成する
   工程と、 上記第２の素子形成用半導体層に対する上記第２のマス
   ク層をマスクとする第３のエッチング処理によって、上
   記第２の素子形成用半導体層に、上記第２のマスク層の
   第４の開口に対応している位置において、上記第２のエ
   ッチング停止用半導体層を外部に臨ませている第５の開
   口を形成する工程と、 上記第５の開口を形成する工程後、上記第２のエッチン
   グ停止用半導体層に対する第４のエッチング処理によっ
   て、上記第２のエッチング停止用半導体層に、上記第２
   の素子形成用半導体層の上記第４の開口に対応している
   位置おいて、上記第１の素子形成用半導体層及び上記半
   導体基板を外部に臨ませている第６の開口を形成する工
   程と、 上記第６の開口を形成する工程後、上記第２のマスク層
   を、上記第２の素子形成用半導体層上から除去する工程
   とを有することを特徴とする半導体装置の製法。
2. 【請求項２】 請求項１記載の半導体装置の製法におい
   て、 上記半導体基板がＧａＡｓでなり、 上記第１のエッチング停止用半導体層が、Ａｌx Ｇａ1-
   x Ａｓ（ただし、ｘ≧０．３）でなり、 上記第１の素子形成用半導体層が、上記第１のエッチン
   グ停止用半導体層と接し且つＧａＡｓでなる半導体層を
   有し、 上記第２のエッチング停止用半導体層が、Ａｌx Ｇａ1-
   x Ａｓ（ただし、ｘ≧０．３）でなり、 上記第２の素子形成用半導体層が、上記第２のエッチン
   グ停止用半導体層と接し且つＧａＡｓでなる半導体層を
   有することを特徴とする半導体装置の製法。