JPS59155143A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155143A JPS59155143A JP58028817A JP2881783A JPS59155143A JP S59155143 A JPS59155143 A JP S59155143A JP 58028817 A JP58028817 A JP 58028817A JP 2881783 A JP2881783 A JP 2881783A JP S59155143 A JPS59155143 A JP S59155143A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- alumina
- etching
- substrate
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Element Separation (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、酸化アルミニウム（以下、アルミナと称す）
を用いて電極間および素子間を電気的に分離するアルミ
ナ膜分離法に関するものである。
を用いて電極間および素子間を電気的に分離するアルミ
ナ膜分離法に関するものである。
例えば、第１図に示すように、従来よシ行われているｏ
ａＡｓＶｗットキ障壁ゲー）ＦＥＴの電気的素子分離は
、能動層３以外の領域を電気的絶縁層であるバッファ層
２に、ある程度入る深さまでエツチングしてメサ構造に
し、ゲート４．ソース５およびドレイン６それぞれの電
極をメタライズして能動層３表面からメサエッチング領
域まで配線を引き出す方法が採られている。しかしなが
ら、この方法によると電極配線の厚さが０．５〜０．８
μｍに対し、メサエッチング深さが１，０μｍ以上であ
ることから、メサ段差部７で電極配線の断線が生じ易い
欠点がある。
ａＡｓＶｗットキ障壁ゲー）ＦＥＴの電気的素子分離は
、能動層３以外の領域を電気的絶縁層であるバッファ層
２に、ある程度入る深さまでエツチングしてメサ構造に
し、ゲート４．ソース５およびドレイン６それぞれの電
極をメタライズして能動層３表面からメサエッチング領
域まで配線を引き出す方法が採られている。しかしなが
ら、この方法によると電極配線の厚さが０．５〜０．８
μｍに対し、メサエッチング深さが１，０μｍ以上であ
ることから、メサ段差部７で電極配線の断線が生じ易い
欠点がある。
そこで、エツチングによる段差を防止するために、エツ
チングしたところを誘電体で埋めることが行なわれてい
る。誘電体としては、通常、酸化シリコンや有機物が使
用されるが、それらの耐熱性や形成方法の問題を解決す
るためにアルミナを使用することが提案されている。
チングしたところを誘電体で埋めることが行なわれてい
る。誘電体としては、通常、酸化シリコンや有機物が使
用されるが、それらの耐熱性や形成方法の問題を解決す
るためにアルミナを使用することが提案されている。
すなわち、選択的にエツチングした箇所を含めて基板全
面にアルミニウム層を形成し、エツチング部分を埋める
アルミニウム層を選択的にアルミす層Ｋかえて残りを除
去するか、又は全面アルミニウム層をアルミナ層に変換
して選択的にエツチング除去するものであった。しかし
ながら、この方法は少なくともエツチング用マスクを除
去する工程、アルミニウム層を形成する工程、アルミナ
層に変換する工程、および選択的にアルミナ層又はアル
ミニウム層を除去する工程が必要である。
面にアルミニウム層を形成し、エツチング部分を埋める
アルミニウム層を選択的にアルミす層Ｋかえて残りを除
去するか、又は全面アルミニウム層をアルミナ層に変換
して選択的にエツチング除去するものであった。しかし
ながら、この方法は少なくともエツチング用マスクを除
去する工程、アルミニウム層を形成する工程、アルミナ
層に変換する工程、および選択的にアルミナ層又はアル
ミニウム層を除去する工程が必要である。
つまシ、製造工程が長くなってしまう。
本発明は、工程が簡単なアルミナ膜分離法を提供するこ
とを目的とする。
とを目的とする。
本発明は、耐エツチング膜をマスクとして選択的に基板
をエツチングし、全面にアルミナ層を直接設け、耐エツ
チング膜およびこの上のアルミナ膜をリフトオフ法で同
時に除去することを特徴とする。
をエツチングし、全面にアルミナ層を直接設け、耐エツ
チング膜およびこの上のアルミナ膜をリフトオフ法で同
時に除去することを特徴とする。
以下、本発明を図面によシ説明する。
第２図は、本発明の一実施例であるＧ ａ Ａ ｓ Ｖ
１ットキ障壁ゲー） Ｆ Ｅ Ｔ、の製造工程における
断面図である。
１ットキ障壁ゲー） Ｆ Ｅ Ｔ、の製造工程における
断面図である。
先ず、第２図（ａ）に示すように、（１００）面を主面
とする半絶縁性ＧａＡｓ基板１に１０１３〜１０１４ｃ
ＷＬ−３のキャリア濃度をもつバッファ層２を３〜７μ
ｍ１その上に０．５〜１．５Ｘ１０”儒−３のキャリア
濃度をもつｎ型能動層３を０．５〜０．９μｍ連続的に
エピタキシャル成長する。
とする半絶縁性ＧａＡｓ基板１に１０１３〜１０１４ｃ
ＷＬ−３のキャリア濃度をもつバッファ層２を３〜７μ
ｍ１その上に０．５〜１．５Ｘ１０”儒−３のキャリア
濃度をもつｎ型能動層３を０．５〜０．９μｍ連続的に
エピタキシャル成長する。
次に、第２図（ｂ）に示すように、フォトレジスト８を
塗布し、通常のりソグラフィ技術で素子動作領域をパタ
ーニングして絶縁分離領域となる基板面になるようにパ
ターニングする。
塗布し、通常のりソグラフィ技術で素子動作領域をパタ
ーニングして絶縁分離領域となる基板面になるようにパ
ターニングする。
次に、第２図１ｃ）に示すように１例えば硫酸Ｈ！Ｓ０
４と過酸化水素水Ｈ２０！混合液で、バッファ層２にお
よそ２０００〜３０００Ａ入シ込むまで基板表面１０か
らエツチングする。
４と過酸化水素水Ｈ２０！混合液で、バッファ層２にお
よそ２０００〜３０００Ａ入シ込むまで基板表面１０か
らエツチングする。
しかる後、第２図（ｄｉに示すようにスパッタリング法
によシアルミナをエツチング深さと等しい厚さになるよ
うに全面に付着させる。このとき、フォトレジスト８の
側面にはアルミナ膜は形成されない。そして、第２図（
ｅ）に示すよ゛うに、素子動作領域上の７オトレジスト
８およびその上のアルミナ層９′を有機溶剤によシ取り
除く、つま少リフトオフしする。す７トオ７ができるの
は、フォトレジスト８の側面が霧出しているかである。
によシアルミナをエツチング深さと等しい厚さになるよ
うに全面に付着させる。このとき、フォトレジスト８の
側面にはアルミナ膜は形成されない。そして、第２図（
ｅ）に示すよ゛うに、素子動作領域上の７オトレジスト
８およびその上のアルミナ層９′を有機溶剤によシ取り
除く、つま少リフトオフしする。す７トオ７ができるの
は、フォトレジスト８の側面が霧出しているかである。
次に、アルミナ層９とバッフ７層２との密着性を増すた
めに、図示しない１００〜４００℃の水素Ｈ！ガスるる
いは不活性ガス（Ａｒ、Ｎ２）雰囲気下で熱処理を施す
。このあと、第２図ば）に示すように従来から実施され
ている方法でゲート４．ソース５゜ドレイン６の電極形
成を行い、各々の電極をアルミナ層９の上に引き出し電
極パッドを形成する。
めに、図示しない１００〜４００℃の水素Ｈ！ガスるる
いは不活性ガス（Ａｒ、Ｎ２）雰囲気下で熱処理を施す
。このあと、第２図ば）に示すように従来から実施され
ている方法でゲート４．ソース５゜ドレイン６の電極形
成を行い、各々の電極をアルミナ層９の上に引き出し電
極パッドを形成する。
上記の製造方法によれば、アルミナ層表面と能動層表面
とが同一高さにあることから素子表面上が平担化され、
従って電極配線の断線は起こらない。しかも、アルミナ
層を直接形成し、かつリフトオフ法で不要なアルミナ層
を除去できるので。
とが同一高さにあることから素子表面上が平担化され、
従って電極配線の断線は起こらない。しかも、アルミナ
層を直接形成し、かつリフトオフ法で不要なアルミナ層
を除去できるので。
工程も簡略化される。
以上、詳細に説明したように、本発明によｎば能動層周
囲にアルミナ層を設けることによシ、電極配線の断線を
防止できるとともに電気絶縁性の高いことから各電極間
および能動層と電極パッド間の電気絶縁分離が可能とな
）安定した特性を得る効果がある。
囲にアルミナ層を設けることによシ、電極配線の断線を
防止できるとともに電気絶縁性の高いことから各電極間
および能動層と電極パッド間の電気絶縁分離が可能とな
）安定した特性を得る効果がある。
尚、本発明は、ディスクリートのみならずＩＣ−の素子
間絶縁分離にも適用でき、また基板素材としてはＳｔな
ど他の半導体材料も可能である。
間絶縁分離にも適用でき、また基板素材としてはＳｔな
ど他の半導体材料も可能である。
第１図は従来の半導体装置の断面図、第２図（ａｔ乃至
（ｆ）は本発明の一実施例による製造方法を工程贋に示
した断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
バッファ層、３・・・・・・ｎ型能動層、４・・・・・
・ゲート、５・・・・・・ソース、６・・・・・・ドレ
イン、７・・・・・・メサ段差部、８・・・・・・フォ
トレジスト、９・・・・・・アルミナ、１０・・・・・
・基板表面。
（ｆ）は本発明の一実施例による製造方法を工程贋に示
した断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
バッファ層、３・・・・・・ｎ型能動層、４・・・・・
・ゲート、５・・・・・・ソース、６・・・・・・ドレ
イン、７・・・・・・メサ段差部、８・・・・・・フォ
トレジスト、９・・・・・・アルミナ、１０・・・・・
・基板表面。
Claims (1)
- 半導体基板の素子形成領域に選択的に耐エツチング性マ
スクを形成する工程と、該耐エツチング性マスクを用い
て半導体基板を選択的にエツチングする工程と、全面に
酸化アルミニウム層を形成する工程と、前記耐エツチン
グ性マスクおよび耐エツチング性マスク上の酸化アルミ
ニウム層を同時に除去する工程とを備えたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028817A JPS59155143A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028817A JPS59155143A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155143A true JPS59155143A (ja) | 1984-09-04 |
Family
ID=12258953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028817A Pending JPS59155143A (ja) | 1983-02-23 | 1983-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090190A (ja) * | 2006-03-14 | 2014-05-15 | Northrop Grumman Systems Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
-
1983
- 1983-02-23 JP JP58028817A patent/JPS59155143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090190A (ja) * | 2006-03-14 | 2014-05-15 | Northrop Grumman Systems Corp | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
| JP2016213478A (ja) * | 2006-03-14 | 2016-12-15 | ノースロップ グラマン システムズ コーポレーション | ＧａＮ系ＨＥＭＴアクティブデバイスのためのリークバリヤ |
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