JPH0621409A - 半導体基体の製造方法 - Google Patents
半導体基体の製造方法Info
- Publication number
- JPH0621409A JPH0621409A JP567193A JP567193A JPH0621409A JP H0621409 A JPH0621409 A JP H0621409A JP 567193 A JP567193 A JP 567193A JP 567193 A JP567193 A JP 567193A JP H0621409 A JPH0621409 A JP H0621409A
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- silicon single
- single crystal
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- crystal
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Abstract
(57)【要約】
【目的】この発明は、Ｓｉ半導体層の結晶欠陥の発生や
電気的特性の劣化を阻止し、素子の高速化、高密度化を
図ることを主要な目的とする。 【構成】表面が十分に平滑に形成されたＳｉ単結晶基板
(1) と表面が十分平滑に形成されたＳｉＯ2 基板(3) を
前記平滑表面で接合し、高温熱圧着する工程を具備する
ことを特徴とする半導体基体の製造方法。
電気的特性の劣化を阻止し、素子の高速化、高密度化を
図ることを主要な目的とする。 【構成】表面が十分に平滑に形成されたＳｉ単結晶基板
(1) と表面が十分平滑に形成されたＳｉＯ2 基板(3) を
前記平滑表面で接合し、高温熱圧着する工程を具備する
ことを特徴とする半導体基体の製造方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基体特にＳＯ
Ｉ（ＳｉＩｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基体
の製造方法に関する。
Ｉ（ＳｉＩｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基体
の製造方法に関する。
【０００２】
【従来の技術】周知の如く、半導体素子の製造に際して
は例えばＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉ
ｎｅ）基体が用いられている。かかるＳＯＳ基体は、通
常サファイア基板（ウエハ）の表面を十分平滑処理した
後、該基板表面に気相成長により薄い単結晶シリコン層
を形成することによって製造される。
は例えばＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉ
ｎｅ）基体が用いられている。かかるＳＯＳ基体は、通
常サファイア基板（ウエハ）の表面を十分平滑処理した
後、該基板表面に気相成長により薄い単結晶シリコン層
を形成することによって製造される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術によれば、単結晶シリコン層の結晶性に問題が生じ、
結晶欠陥の発生や電気的特性の劣化を招く。これは、気
相成長過程の初期においてはウエハの結晶構造の影響を
受け、本来の結晶構造をとりにくいことに起因する。つ
まり、結晶構造の完全さが得られるまでには、数十ｎｍ
程度の膜厚を必要とする。このため、単結晶シリコン層
の上層には完全結晶層が形成されるが、下層の不完全結
晶層の影響を受け完全結晶層に結晶欠陥を生じやすく、
不完全結晶層ではリーク電流が増大する等の電気的特性
が劣化し半導体基板に素子を形成した場合、素子の高速
化、高密度化の妨げとなっている。
術によれば、単結晶シリコン層の結晶性に問題が生じ、
結晶欠陥の発生や電気的特性の劣化を招く。これは、気
相成長過程の初期においてはウエハの結晶構造の影響を
受け、本来の結晶構造をとりにくいことに起因する。つ
まり、結晶構造の完全さが得られるまでには、数十ｎｍ
程度の膜厚を必要とする。このため、単結晶シリコン層
の上層には完全結晶層が形成されるが、下層の不完全結
晶層の影響を受け完全結晶層に結晶欠陥を生じやすく、
不完全結晶層ではリーク電流が増大する等の電気的特性
が劣化し半導体基板に素子を形成した場合、素子の高速
化、高密度化の妨げとなっている。
【０００４】この発明は上記事情を考慮してなされたも
ので、結晶欠陥の発生や電気的特性の劣化を阻止し、素
子の高速化、高密度化が可能な半導体基体の製造方法を
提供することを目的とするものである。
ので、結晶欠陥の発生や電気的特性の劣化を阻止し、素
子の高速化、高密度化が可能な半導体基体の製造方法を
提供することを目的とするものである。
【０００５】
【課題を解決するための手段】この発明は、表面が十分
に平滑に形成されたＳｉ半導体層と表面が平滑に形成さ
れたＳｉＯ2 層を前記平滑表面で接合し、高温熱圧着す
ることによつて前述した目的を達成することを図ったも
のである。即ち、表面が研磨により十分に平滑に形成さ
れた半導体層と、表面が研磨により十分に平滑に形成さ
れたＳｉＯ2 層とを別々の工程で作製した後、両者を熱
圧着して一体化して従来の如く成長初期に半導体基板の
結晶構造に左右される不完全結晶層の発生を回避し、完
全結晶状態の半導体層を有する半導体基体を形成するも
のである。
に平滑に形成されたＳｉ半導体層と表面が平滑に形成さ
れたＳｉＯ2 層を前記平滑表面で接合し、高温熱圧着す
ることによつて前述した目的を達成することを図ったも
のである。即ち、表面が研磨により十分に平滑に形成さ
れた半導体層と、表面が研磨により十分に平滑に形成さ
れたＳｉＯ2 層とを別々の工程で作製した後、両者を熱
圧着して一体化して従来の如く成長初期に半導体基板の
結晶構造に左右される不完全結晶層の発生を回避し、完
全結晶状態の半導体層を有する半導体基体を形成するも
のである。
【０００６】
【作用】本発明によれば、シリコン単結晶層を有するシ
リコン単結晶基板とＳｉＯ2 基板とを別々の工程で作製
した後、これらを熱圧着しシリコン単結晶基板を選択的
にエッチングするため、従来と比べ結晶性が完全なシリ
コン単結晶層を得ることができる。
リコン単結晶基板とＳｉＯ2 基板とを別々の工程で作製
した後、これらを熱圧着しシリコン単結晶基板を選択的
にエッチングするため、従来と比べ結晶性が完全なシリ
コン単結晶層を得ることができる。
【０００７】
【実施例】以下、本発明の一実施例を図１（ａ）〜
（ｃ）を参照して説明する。
（ｃ）を参照して説明する。
【０００８】まず、半導体基板としての例えば砒素を高
濃度にドープした非抵抗０．００２のシリコン単結晶基
板１の表面をミラー研磨した。つづいて、この基板１上
に一般的な気相成長技術により半導体層としての厚さ
０．５μｍのシリコン単結晶層２を成長させた（図１
（ａ）図示）。次いで、上記と同様に表面がミラー研磨
された絶縁性基板としてのＳｉＯ2 基板３を用意し、こ
の基板３の表面上に前記基板１を該基板１の単結晶層２
がＳｉＯ2 基板３の表面と接するように重ねた。しかる
後、１×１０-4ｔｏｒｒの真空中で９５０℃、５００ｇ
／ の条件で１時間熱圧着を行なった（図１（ｂ）図
示）。更に、降温を行なった後、不純物濃度によりエッ
チング速度に選択性のあるフッ硝酸系エッチング液を用
い、前記シリコン単結晶基板１を除去して半導体基体を
製造した。なお、上記エッチング液には、ＨＦ：ＨＮＯ
3 ：ＣＨ3 ＣＯＯＨ＝１：３：８を用い、このときのエ
ッチング速度はシリコン単結晶基板１で２．３μｍ／ｍ
ｉｎ、シリコン単結晶層２でほぼ零であった（図１
（ｃ）図示）。
濃度にドープした非抵抗０．００２のシリコン単結晶基
板１の表面をミラー研磨した。つづいて、この基板１上
に一般的な気相成長技術により半導体層としての厚さ
０．５μｍのシリコン単結晶層２を成長させた（図１
（ａ）図示）。次いで、上記と同様に表面がミラー研磨
された絶縁性基板としてのＳｉＯ2 基板３を用意し、こ
の基板３の表面上に前記基板１を該基板１の単結晶層２
がＳｉＯ2 基板３の表面と接するように重ねた。しかる
後、１×１０-4ｔｏｒｒの真空中で９５０℃、５００ｇ
／ の条件で１時間熱圧着を行なった（図１（ｂ）図
示）。更に、降温を行なった後、不純物濃度によりエッ
チング速度に選択性のあるフッ硝酸系エッチング液を用
い、前記シリコン単結晶基板１を除去して半導体基体を
製造した。なお、上記エッチング液には、ＨＦ：ＨＮＯ
3 ：ＣＨ3 ＣＯＯＨ＝１：３：８を用い、このときのエ
ッチング速度はシリコン単結晶基板１で２．３μｍ／ｍ
ｉｎ、シリコン単結晶層２でほぼ零であった（図１
（ｃ）図示）。
【０００９】しかして、本発明によれば、シリコン単結
晶層２を有するシリコン単結晶基板１とＳｉＯ2 基板３
とを別々の工程で作製した後、これらを熱圧着しシリコ
ン単結晶基板１を選択的にエッチングするため、従来と
比べ結晶性が完全なシリコン単結晶層２を得ることがで
きる。
晶層２を有するシリコン単結晶基板１とＳｉＯ2 基板３
とを別々の工程で作製した後、これらを熱圧着しシリコ
ン単結晶基板１を選択的にエッチングするため、従来と
比べ結晶性が完全なシリコン単結晶層２を得ることがで
きる。
【００１０】従って、従来問題となっていた結晶欠陥や
電気特性の劣化を阻止し、阻止の高速化、高密度化が可
能となる。なお、上記実施例において、シリコン単結晶
層２とＳｉＯ2 基板３との熱圧着前後のラッピングした
断面を顕微鏡で撮影したところ、図２（ａ）、（ｂ）に
示す模式図が得られた。ここで、図２（ａ）は熱圧着前
の状態を、図２（ｂ）は熱圧着後の状態をそれぞれ示
す。図２（ａ）、（ｂ）より、熱圧着前はシリコン単結
晶層２とＳｉＯ2 基板３間に境界面４が存在したが、熱
圧着後はこの境界面４が完全に消失していることが確認
できる。これは、ＳｉＯ2 は粘弾性体としての性質を持
ち、高温では粘性流動が顕著に生じるためである。ま
た、サファイア基板上に厚さ０．３μｍのシリコン単結
晶層を設けたＳＯＳ基体を、従来の気相成長法と本発明
法により作製し、一定距離を隔てて設けた拡散電極間の
リーク電流を測定したところ、電流値は本発明によるも
のが２桁の減少を示した。これにより、本発明法が従来
の場合と比べて優れていることが確認できる。
電気特性の劣化を阻止し、阻止の高速化、高密度化が可
能となる。なお、上記実施例において、シリコン単結晶
層２とＳｉＯ2 基板３との熱圧着前後のラッピングした
断面を顕微鏡で撮影したところ、図２（ａ）、（ｂ）に
示す模式図が得られた。ここで、図２（ａ）は熱圧着前
の状態を、図２（ｂ）は熱圧着後の状態をそれぞれ示
す。図２（ａ）、（ｂ）より、熱圧着前はシリコン単結
晶層２とＳｉＯ2 基板３間に境界面４が存在したが、熱
圧着後はこの境界面４が完全に消失していることが確認
できる。これは、ＳｉＯ2 は粘弾性体としての性質を持
ち、高温では粘性流動が顕著に生じるためである。ま
た、サファイア基板上に厚さ０．３μｍのシリコン単結
晶層を設けたＳＯＳ基体を、従来の気相成長法と本発明
法により作製し、一定距離を隔てて設けた拡散電極間の
リーク電流を測定したところ、電流値は本発明によるも
のが２桁の減少を示した。これにより、本発明法が従来
の場合と比べて優れていることが確認できる。
【００１１】なお、上記実施例では、シリコン単結晶層
が形成されたシリコン単結晶基板とＳｉＯ2 基板とを熱
圧着したが、シリコン単結晶層が厚い場合にはシリコン
単結晶のみをＳｉＯ2 基板に熱圧着しても良い。また、
上記実施例では、シリコン単結晶板を用いたが、これに
限定されるものではない。
が形成されたシリコン単結晶基板とＳｉＯ2 基板とを熱
圧着したが、シリコン単結晶層が厚い場合にはシリコン
単結晶のみをＳｉＯ2 基板に熱圧着しても良い。また、
上記実施例では、シリコン単結晶板を用いたが、これに
限定されるものではない。
【００１２】
【発明の効果】以上詳述した如くこの発明によれば、結
晶性の完全なＳｉ半導体層を絶縁基板とは別個に用意し
た後、両者を一体形成することによって、Ｓｉ半導体層
の結晶欠陥の発生や電気的特性の劣化を阻止し、素子の
高速化、高密度が可能な半導体基体を製造する方法を提
供できるものである。
晶性の完全なＳｉ半導体層を絶縁基板とは別個に用意し
た後、両者を一体形成することによって、Ｓｉ半導体層
の結晶欠陥の発生や電気的特性の劣化を阻止し、素子の
高速化、高密度が可能な半導体基体を製造する方法を提
供できるものである。
【図１】本発明の一実施例に係る半導体基体の製造方法
を工程順に示す断面図。
を工程順に示す断面図。
【図２】シリコン単結晶層とＳｉＯ2 基板との熱圧着前
後のラッピングした断面の説明図であり、図２（ａ）は
シリコン単結晶層とＳｉＯ2 基板との熱圧着前のラッピ
ングした断面を顕微鏡で撮影した状態を示す模式図、図
２（ｂ）はシリコン単結晶層とＳｉＯ2 基板との熱圧着
後のラッピングした断面を顕微鏡で撮影した状態を示す
模式図。
後のラッピングした断面の説明図であり、図２（ａ）は
シリコン単結晶層とＳｉＯ2 基板との熱圧着前のラッピ
ングした断面を顕微鏡で撮影した状態を示す模式図、図
２（ｂ）はシリコン単結晶層とＳｉＯ2 基板との熱圧着
後のラッピングした断面を顕微鏡で撮影した状態を示す
模式図。
１…シリコン単結晶基板（半導体基板）、２…シリコン
単結晶層（半導体層）、３…ＳｉＯ2 基板（絶縁性基
板）、４…境界面。
単結晶層（半導体層）、３…ＳｉＯ2 基板（絶縁性基
板）、４…境界面。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】まず、半導体基板としての例えば砒素を高
濃度にドープした比抵抗０．００２ｃｍのシリコン単結
晶基板１の表面をミラー研磨した。つづいて、この基板
１上に一般的な気相成長技術により半導体層としての厚
さ０．５μｍのシリコン単結晶層２を成長させた（図１
（ａ）図示）。次いで、上記と同様に表面がミラー研磨
された絶縁性基板としてのＳｉＯ2 基板３を用意し、こ
の基板３の表面上に前記基板１を該基板１の単結晶層２
がＳｉＯ2 基板３の表面と接するように重ねた。しかる
後、１×１０-4ｔｏｒｒの真空中で９５０℃、５００ｇ
／ｃｍ2 の条件で１時間熱圧着を行なった（図１（ｂ）
図示）。更に、降温を行なった後、不純物濃度によりエ
ッチング速度に選択性のあるフッ硝酸系エッチング液を
用い、前記シリコン単結晶基板１を除去して半導体基体
を製造した。なお、上記エッチング液には、ＨＦ：ＨＮ
Ｏ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８を用い、このときの
エッチング速度はシリコン単結晶基板１で２．３μｍ／
ｍｉｎ、シリコン単結晶層２でほぼ零であった（図１
（ｃ）図示）。
濃度にドープした比抵抗０．００２ｃｍのシリコン単結
晶基板１の表面をミラー研磨した。つづいて、この基板
１上に一般的な気相成長技術により半導体層としての厚
さ０．５μｍのシリコン単結晶層２を成長させた（図１
（ａ）図示）。次いで、上記と同様に表面がミラー研磨
された絶縁性基板としてのＳｉＯ2 基板３を用意し、こ
の基板３の表面上に前記基板１を該基板１の単結晶層２
がＳｉＯ2 基板３の表面と接するように重ねた。しかる
後、１×１０-4ｔｏｒｒの真空中で９５０℃、５００ｇ
／ｃｍ2 の条件で１時間熱圧着を行なった（図１（ｂ）
図示）。更に、降温を行なった後、不純物濃度によりエ
ッチング速度に選択性のあるフッ硝酸系エッチング液を
用い、前記シリコン単結晶基板１を除去して半導体基体
を製造した。なお、上記エッチング液には、ＨＦ：ＨＮ
Ｏ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８を用い、このときの
エッチング速度はシリコン単結晶基板１で２．３μｍ／
ｍｉｎ、シリコン単結晶層２でほぼ零であった（図１
（ｃ）図示）。
Claims (1)
- 【請求項１】 表面が十分平滑に形成されたＳｉ半導体
層と表面が十分平滑に形成されたＳｉＯ2 層を前記平滑
表面で接合し、高温熱圧着する工程を具備することを特
徴とする半導体基体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005671A JPH0770694B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体基体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005671A JPH0770694B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体基体 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203808A Division JPH0616537B2 (ja) | 1983-10-31 | 1983-10-31 | 半導体基体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621409A true JPH0621409A (ja) | 1994-01-28 |
| JPH0770694B2 JPH0770694B2 (ja) | 1995-07-31 |
Family
ID=11617570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005671A Expired - Lifetime JPH0770694B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体基体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770694B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817374B2 (en) | 2007-05-01 | 2010-10-19 | Tdk Corporation | Thin film device with lead conductor film of increased surface area |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118475A (ja) * | 1974-06-24 | 1976-02-14 | Westinghouse Electric Corp | |
| JPS6095936A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6227040A (ja) * | 1985-07-26 | 1987-02-05 | Sapporo Breweries Ltd | 物質を澱粉に吸着あるいは包接させる方法 |
-
1993
- 1993-01-18 JP JP5005671A patent/JPH0770694B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118475A (ja) * | 1974-06-24 | 1976-02-14 | Westinghouse Electric Corp | |
| JPS6095936A (ja) * | 1983-10-31 | 1985-05-29 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6227040A (ja) * | 1985-07-26 | 1987-02-05 | Sapporo Breweries Ltd | 物質を澱粉に吸着あるいは包接させる方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817374B2 (en) | 2007-05-01 | 2010-10-19 | Tdk Corporation | Thin film device with lead conductor film of increased surface area |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770694B2 (ja) | 1995-07-31 |
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