JPH0645313A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0645313A JPH0645313A JP19576092A JP19576092A JPH0645313A JP H0645313 A JPH0645313 A JP H0645313A JP 19576092 A JP19576092 A JP 19576092A JP 19576092 A JP19576092 A JP 19576092A JP H0645313 A JPH0645313 A JP H0645313A
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- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
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Abstract
(57)【要約】
【目的】化学−機械研磨法において、層間絶縁膜の膜厚
を一定にする。 【構成】配線パターンを形成した半導体基板２１上に、
常圧酸化膜２５を成長し、その上にプラズマ窒化膜２４
を成長させ、更にプラズマ酸化膜２６を成長させる。次
に化学−機械研磨法を用いて全面をエッチバックする
と、配線上の窒化膜がエッチングのストッパーとして働
き、非配線上の酸化膜はそれ以上、エッチングされず、
配線部と非配線部との段差がなくなり、層間絶縁膜の平
坦化が行える。 【効果】窒化膜をエッチングのストッパーとして用いる
ことで、層間絶縁膜の膜厚が一定になる。また研磨時の
配線上の絶縁膜厚を厚く保てるので、配線に応力がかか
ることもなく、信頼性が向上する。
を一定にする。 【構成】配線パターンを形成した半導体基板２１上に、
常圧酸化膜２５を成長し、その上にプラズマ窒化膜２４
を成長させ、更にプラズマ酸化膜２６を成長させる。次
に化学−機械研磨法を用いて全面をエッチバックする
と、配線上の窒化膜がエッチングのストッパーとして働
き、非配線上の酸化膜はそれ以上、エッチングされず、
配線部と非配線部との段差がなくなり、層間絶縁膜の平
坦化が行える。 【効果】窒化膜をエッチングのストッパーとして用いる
ことで、層間絶縁膜の膜厚が一定になる。また研磨時の
配線上の絶縁膜厚を厚く保てるので、配線に応力がかか
ることもなく、信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に化学−機械研磨法を用いた層間膜の平坦
化を行う半導体装置の製造方法に関する。
に係わり、特に化学−機械研磨法を用いた層間膜の平坦
化を行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の層間絶縁膜の平坦化技術では、ま
ず図３（ａ）に示すように、半導体基板３１上に膜厚
０．２μｍのシリコン酸化膜３２を形成し、膜厚０．５
μｍの配線材料３３を披着し、通常のフォトリソグラフ
ィ技術及びエッチング技術を用いて、所望の配線パター
ンを形成する。次に、プラズマＣＶＤ法による膜厚０．
４μｍ以下の酸化膜３６（以下、プラズマ酸化膜と略
す）を成長し（図３（ｂ））、塗布絶縁膜３７を膜厚
０．１μｍに塗布し（図３（ｃ））、更に膜厚０．４μ
ｍのプラズマ酸化膜３８を成長し、層間絶縁膜の平坦化
を行っていた（図３（ｄ））。
ず図３（ａ）に示すように、半導体基板３１上に膜厚
０．２μｍのシリコン酸化膜３２を形成し、膜厚０．５
μｍの配線材料３３を披着し、通常のフォトリソグラフ
ィ技術及びエッチング技術を用いて、所望の配線パター
ンを形成する。次に、プラズマＣＶＤ法による膜厚０．
４μｍ以下の酸化膜３６（以下、プラズマ酸化膜と略
す）を成長し（図３（ｂ））、塗布絶縁膜３７を膜厚
０．１μｍに塗布し（図３（ｃ））、更に膜厚０．４μ
ｍのプラズマ酸化膜３８を成長し、層間絶縁膜の平坦化
を行っていた（図３（ｄ））。
【０００３】しかし、この方法では局所的な平坦化は行
えるものの、配線部と非配線部にできる絶対段差をなく
すことはできず、一定の高さに保つことはできなかっ
た。また、塗布絶縁膜を用いているために、塗布絶縁膜
からの水分が配線を腐食させる等の信頼性上の問題があ
った。
えるものの、配線部と非配線部にできる絶対段差をなく
すことはできず、一定の高さに保つことはできなかっ
た。また、塗布絶縁膜を用いているために、塗布絶縁膜
からの水分が配線を腐食させる等の信頼性上の問題があ
った。
【０００４】このような問題を解決するために、一つの
手段として化学−機械研磨法（セミコンダクター テク
ノロジィ シンポジウム プロシーディング（Ｍ．Ｅ．
Ｔｈｏｍａｓ ｅｔ ａｌ．，“Ｍｅｃｈａｎｉｃａｌ
Ｐｌａｎａｒｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ Ｃｈ
ａｒａｃｔｅｒｉｚａｔｉｏｎ”，Ｓｅｍｉ．Ｔｅｃ
ｈ．Ｓｙｍｐ．Ｐｒｏｃ．，ｐｐ２９６−２９９（１９
９１）．）及びプロシーディング ＶＬＳＩ マルチレ
ベル インターコネクト カンファレンス（Ｐ．Ｒｅｎ
ｔｅｌｎ ｅｔ ａｌ．，“Ｃｈａｒａｃｔｅｒｉｚａ
ｔｉｏｎ ｏｆＭｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉ
ｚａｔｉｏｎ Ｐｒｏｃｅｓｓ”，Ｐｒｏｃ，ＶＭＩＣ
９１，ｐｐ５７−６３（１９９１）．））を用いた平坦
化プロセスが広く検討され、生産に適用されようとして
いる。
手段として化学−機械研磨法（セミコンダクター テク
ノロジィ シンポジウム プロシーディング（Ｍ．Ｅ．
Ｔｈｏｍａｓ ｅｔ ａｌ．，“Ｍｅｃｈａｎｉｃａｌ
Ｐｌａｎａｒｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ Ｃｈ
ａｒａｃｔｅｒｉｚａｔｉｏｎ”，Ｓｅｍｉ．Ｔｅｃ
ｈ．Ｓｙｍｐ．Ｐｒｏｃ．，ｐｐ２９６−２９９（１９
９１）．）及びプロシーディング ＶＬＳＩ マルチレ
ベル インターコネクト カンファレンス（Ｐ．Ｒｅｎ
ｔｅｌｎ ｅｔ ａｌ．，“Ｃｈａｒａｃｔｅｒｉｚａ
ｔｉｏｎ ｏｆＭｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉ
ｚａｔｉｏｎ Ｐｒｏｃｅｓｓ”，Ｐｒｏｃ，ＶＭＩＣ
９１，ｐｐ５７−６３（１９９１）．））を用いた平坦
化プロセスが広く検討され、生産に適用されようとして
いる。
【０００５】この技術では、例えば、まず図４（ａ）に
示すように、半導体基板４１上にシリコン酸化膜４２を
形成し、膜厚０．５μｍの配線材料４３を被着し、通常
のフォトリソグラフィ技術及びエッチング技術を用い
て、所望の配線パターンを形成する。次に、常圧ＣＶＤ
法による膜厚２μｍのシリコン酸化膜４５（以下、常圧
酸化膜と略す）を成長し（図４（ｂ））、化学−機械研
磨法を用いて全面を膜厚方向に１．２μｍエッチバック
することで層間絶縁膜の平坦化を行い（図４（ｃ））、
層間膜を形成する。
示すように、半導体基板４１上にシリコン酸化膜４２を
形成し、膜厚０．５μｍの配線材料４３を被着し、通常
のフォトリソグラフィ技術及びエッチング技術を用い
て、所望の配線パターンを形成する。次に、常圧ＣＶＤ
法による膜厚２μｍのシリコン酸化膜４５（以下、常圧
酸化膜と略す）を成長し（図４（ｂ））、化学−機械研
磨法を用いて全面を膜厚方向に１．２μｍエッチバック
することで層間絶縁膜の平坦化を行い（図４（ｃ））、
層間膜を形成する。
【０００６】
【発明が解決しようとする課題】この化学−機械研磨法
を用いた半導体装置の製造方法では、時間を一定にし
て、エッチングを行っているため、エッチレートにばら
つきがあると、エッチング量が変わり、エッチング後の
層間膜の膜厚が変化するという問題がある。これによ
り、例えば、この層間絶縁膜の膜厚が厚くなると、スル
ーホールを形成した後、上層の配線材料を被着させると
き、スルーホールが深くなり過ぎるため、配線材料が被
着できないといった問題が出てくる。また、逆に膜厚が
薄すぎると、配線がむき出しになり、上層の配線との短
絡するといった問題や、研磨時に生じる応力のために、
配線にダメージが加わるといった信頼性上の問題があ
る。
を用いた半導体装置の製造方法では、時間を一定にし
て、エッチングを行っているため、エッチレートにばら
つきがあると、エッチング量が変わり、エッチング後の
層間膜の膜厚が変化するという問題がある。これによ
り、例えば、この層間絶縁膜の膜厚が厚くなると、スル
ーホールを形成した後、上層の配線材料を被着させると
き、スルーホールが深くなり過ぎるため、配線材料が被
着できないといった問題が出てくる。また、逆に膜厚が
薄すぎると、配線がむき出しになり、上層の配線との短
絡するといった問題や、研磨時に生じる応力のために、
配線にダメージが加わるといった信頼性上の問題があ
る。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子を形成した半導体基板に絶縁膜を形成
し、化学−機械研磨法により、エッチバックして表面を
平坦化する半導体装置の製造方法において、前記絶縁膜
が少なくとも２層から成り、その最上層以外の少なくと
も１層がそれよりも上層の膜より、化学−機械研磨法で
エッチレートの遅い絶縁膜であり、これが化学−機械研
磨法によるエッチバックのストッパーとして作用する。
造方法は、素子を形成した半導体基板に絶縁膜を形成
し、化学−機械研磨法により、エッチバックして表面を
平坦化する半導体装置の製造方法において、前記絶縁膜
が少なくとも２層から成り、その最上層以外の少なくと
も１層がそれよりも上層の膜より、化学−機械研磨法で
エッチレートの遅い絶縁膜であり、これが化学−機械研
磨法によるエッチバックのストッパーとして作用する。
【０００８】
【実施例】次に本発明に関して、図面を参照して説明す
る。図１は本発明の第１の実施例を示す工程断面図であ
る。
る。図１は本発明の第１の実施例を示す工程断面図であ
る。
【０００９】まず、図１（ａ）に示すように、半導体基
板１１上にシリコン酸化膜１２を形成し、膜厚０．５μ
ｍの配線材料１３を被着し、通常のフォトリソグラフィ
技術及びエッチング技術を用いて、所望の配線パターン
を形成する。次に、プラズマＣＶＤ法による窒化膜１４
（以下、プラズマ窒化膜と略す）を膜厚０．２μｍ成長
し（図１（ｂ））、その上に膜厚１．１μｍの常圧酸化
膜１５を成長させる（図１（ｃ））。次に化学−機械研
磨法を用いて、酸化膜のエッチレートを０．１μｍ／ｍ
ｉｎ、窒化膜のエッチレートを０．０２μｍ／ｍｉｎと
なる条件で、全面を１３分間エッチバックを行うと、配
線上の窒化膜の膜厚が約０．１６μｍになったところ
で、エッチングが終了し、非配線上の酸化膜はそれ以上
エッチングされず、配線部と非配線部との段差がなくな
り、絶縁膜の平坦化が行える（図１（ｄ））。更に膜厚
０．８μｍのプラズマ酸化膜１６を成長させて層間膜の
形成を行う（図（ｅ））。
板１１上にシリコン酸化膜１２を形成し、膜厚０．５μ
ｍの配線材料１３を被着し、通常のフォトリソグラフィ
技術及びエッチング技術を用いて、所望の配線パターン
を形成する。次に、プラズマＣＶＤ法による窒化膜１４
（以下、プラズマ窒化膜と略す）を膜厚０．２μｍ成長
し（図１（ｂ））、その上に膜厚１．１μｍの常圧酸化
膜１５を成長させる（図１（ｃ））。次に化学−機械研
磨法を用いて、酸化膜のエッチレートを０．１μｍ／ｍ
ｉｎ、窒化膜のエッチレートを０．０２μｍ／ｍｉｎと
なる条件で、全面を１３分間エッチバックを行うと、配
線上の窒化膜の膜厚が約０．１６μｍになったところ
で、エッチングが終了し、非配線上の酸化膜はそれ以上
エッチングされず、配線部と非配線部との段差がなくな
り、絶縁膜の平坦化が行える（図１（ｄ））。更に膜厚
０．８μｍのプラズマ酸化膜１６を成長させて層間膜の
形成を行う（図（ｅ））。
【００１０】このように、化学−機械研磨法により、配
線上の窒化膜が露出すると、非配線上の酸化膜を含めた
全面の化学−機械研磨法のエッチレートは窒化膜のエッ
チレートに等しくなるので、総エッチング量はあまり変
化せず、層間絶縁膜の膜厚は一定になる。
線上の窒化膜が露出すると、非配線上の酸化膜を含めた
全面の化学−機械研磨法のエッチレートは窒化膜のエッ
チレートに等しくなるので、総エッチング量はあまり変
化せず、層間絶縁膜の膜厚は一定になる。
【００１１】次に図２を用いて本発明の第２の実施例を
説明する。
説明する。
【００１２】まず、図２（ａ）に、半導体基板２１上に
シリコン酸化膜２２を形成し、膜厚０．５μｍの配線材
料２３を被着し、通常のフォトリソグラフィ技術及びエ
ッチング技術を用いて、所望の配線パターンを形成す
る。次に膜厚０．８μｍの常圧酸化膜２５を成長し（図
２（ｂ））、その上に膜厚０．２μｍのプラズマ窒化膜
２４を成長し（図２（ｃ））、更に膜厚０．９μｍのプ
ラズマ酸化膜２６を成長させる（図２（ｄ））。次に、
化学−機械研磨法を用いて、前記第１の実施例と同様の
条件にして、全面を１１分間エッチバックすると、前述
した理由により、配線上の層間膜の膜厚が約０．９６μ
ｍになったところで、エッチングが終了し、層間膜の平
坦化が行える（図２（ｅ））。これにより、層間絶縁膜
の膜厚が一定になるだけでなく、研磨時の配線上の絶縁
膜厚を厚く保てるので、配線に応力を与えることもな
く、層間絶縁膜の平坦化が行える。
シリコン酸化膜２２を形成し、膜厚０．５μｍの配線材
料２３を被着し、通常のフォトリソグラフィ技術及びエ
ッチング技術を用いて、所望の配線パターンを形成す
る。次に膜厚０．８μｍの常圧酸化膜２５を成長し（図
２（ｂ））、その上に膜厚０．２μｍのプラズマ窒化膜
２４を成長し（図２（ｃ））、更に膜厚０．９μｍのプ
ラズマ酸化膜２６を成長させる（図２（ｄ））。次に、
化学−機械研磨法を用いて、前記第１の実施例と同様の
条件にして、全面を１１分間エッチバックすると、前述
した理由により、配線上の層間膜の膜厚が約０．９６μ
ｍになったところで、エッチングが終了し、層間膜の平
坦化が行える（図２（ｅ））。これにより、層間絶縁膜
の膜厚が一定になるだけでなく、研磨時の配線上の絶縁
膜厚を厚く保てるので、配線に応力を与えることもな
く、層間絶縁膜の平坦化が行える。
【００１３】
【発明の効果】以上説明したように本発明は、層間絶縁
膜中に化学−機械研磨法のエッチレートの遅い絶縁膜を
最上層以外に置くことにより、この絶縁膜を化学−機械
研磨法によるエッチバックのストッパーとすることがで
きるので層間絶縁膜の膜厚が一定になる。これにより半
導体基板の各箇所上の層間膜厚はあまり変化しないの
で、スルーホールを形成した後、上層の配線材料を被着
させるとき、スルーホールが深くなり過ぎるために配線
材料が被着できないといった問題や、配線がむき出しに
なり、上層の配線とショートするといった問題もなくな
る。
膜中に化学−機械研磨法のエッチレートの遅い絶縁膜を
最上層以外に置くことにより、この絶縁膜を化学−機械
研磨法によるエッチバックのストッパーとすることがで
きるので層間絶縁膜の膜厚が一定になる。これにより半
導体基板の各箇所上の層間膜厚はあまり変化しないの
で、スルーホールを形成した後、上層の配線材料を被着
させるとき、スルーホールが深くなり過ぎるために配線
材料が被着できないといった問題や、配線がむき出しに
なり、上層の配線とショートするといった問題もなくな
る。
【００１４】また、このストッパー膜の下に１層以上の
絶縁膜を敷くことにより、化学−機械研磨法によるエッ
チバックで配線材料がむき出しになるような事故を未然
に防ぐことができるだけでなく、研磨時の配線上の絶縁
膜厚を厚く保てるので、配線への応力を加えることがで
き、信頼性上の問題もなくなる。
絶縁膜を敷くことにより、化学−機械研磨法によるエッ
チバックで配線材料がむき出しになるような事故を未然
に防ぐことができるだけでなく、研磨時の配線上の絶縁
膜厚を厚く保てるので、配線への応力を加えることがで
き、信頼性上の問題もなくなる。
【図１】本発明の第１の実施例を工程順に示す断面図。
【図２】本発明の第２の実施例を工程順に示す断面図。
【図３】従来技術を示す工程断面図。
【図４】他の従来技術を示す工程断面図。
１１，２１，３１，４１ 半導体基板 １２，２２，３２，４２ シリコン酸化膜 １３，２３，３３，４３ 配線材料 １４，２４ プラズマ窒化膜 １５，２５，４５ 常圧酸化膜 １６，２６，３６ プラズマ酸化膜 ３７ 塗布絶縁膜 ３８ プラズマ酸化膜
Claims (2)
- 【請求項１】 素子を形成した半導体基板に絶縁膜を形
成し、化学−機械研磨法によりエッチバックして表面を
平坦化する半導体装置の製造方法において、前記絶縁膜
が少なくとも２層から成り、その最上層以外の少なくと
も１層が、それよりも上層の膜より化学−機械研磨法の
エッチレートの遅い絶縁膜であり、これを化学−機械研
磨法によるエッチバックのストッパーとすることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記エッチレートの遅い絶縁膜がシリコ
ン窒化膜である請求項１に記載した半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576092A JP2950029B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19576092A JP2950029B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11019794A Division JP2000031148A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645313A true JPH0645313A (ja) | 1994-02-18 |
| JP2950029B2 JP2950029B2 (ja) | 1999-09-20 |
Family
ID=16346508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19576092A Expired - Fee Related JP2950029B2 (ja) | 1992-07-23 | 1992-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950029B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498574A (en) * | 1994-04-22 | 1996-03-12 | Nec Corporation | Process of fabricating semiconductor device having flattening stage for inter-level insulating layer without deterioration of device characteristics |
| WO1997018585A1 (en) * | 1995-11-16 | 1997-05-22 | Advanced Micro Devices, Inc. | Tri-layer pre-metal interlayer dielectric compatible with advanced cmos technologies |
| EP0887847A1 (en) * | 1997-04-15 | 1998-12-30 | STMicroelectronics S.r.l. | Process of final passivation of integrated circuit devices |
| KR100230368B1 (ko) * | 1996-08-20 | 1999-11-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| JP2003051585A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 固体撮像素子およびその製造方法 |
| US6888225B2 (en) | 1997-04-15 | 2005-05-03 | Stmicroelectronics S.R.L. | Process of final passivation of an integrated circuit device |
-
1992
- 1992-07-23 JP JP19576092A patent/JP2950029B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1997018585A1 (en) * | 1995-11-16 | 1997-05-22 | Advanced Micro Devices, Inc. | Tri-layer pre-metal interlayer dielectric compatible with advanced cmos technologies |
| US6127261A (en) * | 1995-11-16 | 2000-10-03 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit including a tri-layer pre-metal interlayer dielectric compatible with advanced CMOS technologies |
| KR100230368B1 (ko) * | 1996-08-20 | 1999-11-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
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| US6888225B2 (en) | 1997-04-15 | 2005-05-03 | Stmicroelectronics S.R.L. | Process of final passivation of an integrated circuit device |
| JP2003051585A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 固体撮像素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2950029B2 (ja) | 1999-09-20 |
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