JPH0621447A

JPH0621447A - 短チャネル電界効果トランジスタ

Info

Publication number: JPH0621447A
Application number: JP5091099A
Authority: JP
Inventors: Jr Paul E Bakeman; ポウル・エヴァンス・ベイクマン・ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-04-27
Filing date: 1993-04-19
Publication date: 1994-01-28
Also published as: US5347153A

Abstract

(57)【要約】【目的】フリンジング電界を軽減した短チャネル電界
効果トランジスタを提供する。【構成】所定型のドーパントを有する半導体基板１０
と、ソース電極１２とドレイン電極１４を備える。電極
の１つは、所定型とは反対の型のドーパントの拡散部を
持つ。さらに、ソース電極とドレイン電極との間に配置
されたチャネルと、半導体基板のドーパントと同じ型の
ドーパントを有し、拡散部とチャネルの界面で拡散部に
位置合わせされた領域２２とを有する。この領域は、拡
散部により生成された空乏域の半導体基板内への侵入を
防止するためと、または拡散部と半導体基板との間の接
合部から生じる電界を、少なくともかなり制限するため
の十分なドーパントを持つ。さらに、拡散部に対して作
られた導電コンタクトを備え、このコンタクトは、ほぼ
一定のバイアス電圧または電源電圧源に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に高速論理アプリケ
ーションに適する縮小空乏域を有する短チャネル電界効
果トランジスタに関する。

【０００２】

【従来の技術】高速電界効果トランジスタにおいて、短
チャネル効果すなわちトランジスタのドレインからソー
スへのパンチスルーを改善するために、多くの技術が開
発されてきた。短チャネル効果における改善は、最も短
いチャネルのデバイスが、回路の応答速度を制限するの
で、集積回路製造の分野において特に重要である。もし
デバイスをより短くでき、より多くの電流を流すことが
できるならば、その動作はもっと速くなる。デバイスま
たはトランジスタをより短くすることに対する制限は、
ソースとドレインとの間の距離が小さくなるに従って起
こるしきい値電圧の変化にある。

【０００３】深いホウ素注入、すなわち“ｈａｌｏ”の
利用は、短チャネル効果を軽減することでよく知られて
いる。しかしながら、そのような注入は、電気容量を増
加させない、したがってスイッチング速度を低下させな
い、ように軽度ドープされる。この注入は高度にドープ
されないので、電界効果トランジスタの空乏域の下側半
導体基板への侵入を防ぐことはできない。

【０００４】１９７８年７月１８日発行の米国特許第
４，１０１，９２２号明細書は、半導体基板内に配置さ
れたドーピング層を開示している。このドーピング層
は、トランジスタのソース電極上にかなりの距離にわた
って重なり、トランジスタのチャネル表面と、動作に対
して重要なゲート電極下側の埋込みドーピング層との間
の距離で、トランジスタのしきい値電圧を制御してい
る。埋込みドーピング層は、１９８５年３月２６日発行
の米国特許第４，５０６，４３６号明細書と、１９９０
年１０月２日発行の米国特許第４，９６１，１６５号明
細書にも開示されている。後者の２件の米国特許におけ
る埋込みドーピング層は、拡散容量またはデバイス基板
の感度を劣化させないように、故意に半導体基板内に深
く配置されている。ＩＢＭＴｅｃｈｎｉｃａｌＤｉ
ｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎＶｏｌ．２１，Ｎ
ｏ．９，１９７９年２月のＶ．Ｌ．Ｒｉｄｅｏｕｔ著
“ＤｏｕｂｌｅＰｏｌｙｓｉｌｉｃｏｎＤｙｎａｍ
ｉｃＲａｎｄｏｍ−ＡｃｃｅｓｓＭｅｍｏｒｙＣ
ｅｌｌＷｉｔｈＩｎｃｒｅａｓｅｄＳｔｏｒａｇ
ｅＣａｐａｃｉｔａｎｃｅ”は、ダイナミック・ランダ
ム・アクセス・メモリ記憶セルの二重積層ポリシリコン
構造で形成された自己整合注入層が開示されている。こ
の文献の教示は、ダイナミック・ランダム・アクセス・
メモリ・ノード電圧を維持すべき低漏れ構造がその構造
に要求されるので、Ｎ⁺とＰ⁺接合部間の非常に高レベ
ルのドーピングまたはドーピング勾配を阻止している。

【０００５】

【発明が解決しようとする課題】本発明の目的は、ソー
ス電極とドレイン電極との間の間隔が小さくなるに従っ
て、トランジスタのしきい値電圧を減少させる短チャネ
ル（一般には０．５ミクロンより小さい）電界効果トラ
ンジスタのソースまたはドレイン電極または構造の近辺
に、より多くはソース電極の近辺に現れるフリンジング
電界を軽減することにある。

【０００６】

【課題を解決するための手段】この発明の教示によれ
ば、改良された短チャネル電界効果トランジスタは、所
定型のドーパントを有する半導体基板と、ソース電極と
ドレイン電極を備える。電極の１つは、所定型とは反対
の型のドーパントの拡散部を持つ。さらに、ソース電極
とドレイン電極との間に配置されたチャネルと、半導体
基板のドーパントと同じ型のドーパントを有し、拡散部
とチャネルの界面で拡散部に位置合わせされた領域とを
有する。この領域は、拡散部により生成された空乏域の
半導体基板内への侵入を防止するためと、または拡散部
と半導体基板との間の接合部から生じる電界を、少なく
ともかなり制限するための十分なドーパントを持つ。さ
らに、拡散部に対して作られた導電コンタクトを備え、
このコンタクトは、ほぼ一定のバイアス電圧または電源
電圧源に接続される。

【０００７】

【実施例】図１は、エンハンスメント型の短Ｐチャネル
電界効果トランジスタの断面図をより詳細に示してい
る。このトランジスタは、シリコンで作るのが好適な軽
度ドープＮ型、すなわちＮ^-半導体基板１０を有し、こ
の基板は、Ｐ⁺ソースおよびドレイン拡散部、すなわち
電極１２および１４を含んでいる。これらソースおよび
ドレイン電極は、それらの間にチャネル領域１６を定
め、このチャネル領域１６上には、ゲート電極１８が設
けられている。ゲート絶縁層２０は、ゲート電極１８と
チャネル領域１６との間挟まれている。基板１０内に埋
込まれた領域２２は、Ｐ⁺ソース拡散部すなわち電極１
２の下側に、電極１２に対してほぼ位置合わせされ配置
されている。領域２２は、基板１０と同じ型ではあるが
高濃度のドーパントを持つ。基板１０は１０¹⁵〜１０¹⁷
原子／ｃｍ³にドープされ、ソース電極１２およびドレ
イン電極１４は１０¹⁹原子／ｃｍ³以上にドープされ、
埋込み領域２２は１０¹⁷〜１０¹⁹原子／ｃｍ³にドープ
されている。これは、１０¹² 〜１０¹⁴イオン／ｃｍ²の
ドーズ量を用いる既知のイオン注入技術、または他の既
知の方法で行なわれる。最適の動作をするための領域２
２のドーパントの最大濃度の深さは、半導体基板１０の
表面から０．１０〜０．３５ミクロンである。いずれに
しても、埋込み領域２２は、ソース電極１２のＰ⁺拡散
により生成される空乏域が基板１０に侵入するのを防止
するために、あるいはソース電極１２のＰ⁺拡散部とＮ
^-基板１０との間の接合部から生じる電界の侵入を少な
くともかなり制限するために十分なＮ型のドーパントを
持っている。埋込み領域２２は、チャネル領域１６のポ
テンシャルへの、第一領域１２と第二領域２２との間の
Ｐ−Ｎ接合部からのフリンジング電界の影響を制限する
効果を持つ。制御電圧Ｃはゲート電極１８に与えられ、
導電コンタクトはソース電極１２に作られ、たとえばほ
ぼ一定のバイアスまたは電源電圧源Ｂに接続されてい
る。

【０００８】図２には、０．４５ミクロンの有効チャネ
ル幅を有する短Ｐチャネル電界トランジスタのドレイン
電極での電流Ｉｄ（チャネル長に等しい４チャネル幅を
有するトランジスタに対し４×１０^-8アンペアの単位に
正規化されている）を、ゲート・ソース電圧Ｖｇｓ（ボ
ルト）に対して、対数スケールでプロットしている。図
２には、２つの曲線を示しているが、一方の曲線は本発
明の埋込み領域２２を用いたトランジスタに関し、他方
の曲線は埋込み領域を持たないトランジスタに関するも
のである。トランジスタのしきい値電圧は、４０ナノア
ンペアのドレイン電極電流で決定される。４０ナノアン
ペア線で、本発明の埋込み領域２２を持つ短チャネル・
トランジスタのしきい値電圧は−０．８４ボルトであ
り、一方埋込み領域を持たない短チャネル・トランジス
タのしきい値電圧は−０．６４ボルトに過ぎないことが
わかる。これらの結果は、デバイス電流を計算するポア
ソンの方程式を解く周知のデバイス・シミュレーション
・プログラムを使用することにより得られた。

【０００９】本発明を使用した短チャネル・トランジス
タは、使用しない場合と比較してチャネル長の変化に対
するしきい値電圧の変化はかなり小さい。図３には、短
チャネル・トランジスタのソース電極１２とドレイン電
極１４との間の有効長Ｌｅｆｆが、しきい値電圧Ｖｔに
対してプロットされている。本発明により教示された埋
込み領域２２を使用することによって、しきい値電圧
は、０．６０ミクロンのチャネル長を持つトランジスタ
よりも０．４５ミクロンのチャネル長を持つものの方が
２０ミリボルト高いことがわかる。一方本発明を使用し
ない場合、０．６０ミクロン・チャネル長と０．４５ミ
クロン・チャネル長との関でしきい値電圧増加は、１１
０ミリボルトであった。本発明を使用しない場合の１１
０ミリボルトから本発明を使用した例の２０ミリボルト
まで短チャネル効果の軽減は、電界効果トランジスタの
ドレイン電極のドーピング分布または電界を変更するこ
となしに実現される。したがって、追加のドーピングが
ドレイン電極１４付近で行なわれたならば、発生するで
あろうホット・キャリヤの特性を低下させることなく改
善することができる。

【００１０】ソース拡散部１２と基板１０が同一電圧す
なわち一般に論理回路の場合に用いられるゼロ基板バイ
アスで動作するならば、埋込み領域２２とソース拡散部
１２は、共に非常に高度にドーピングされ、互いに近接
している。ソース拡散部１２と基板１０が異なった電圧
で動作するならば、ソース拡散部１２と埋込み領域２２
との間の空乏域の最小厚は、周知のアバランシェおよび
トンネル導通のメカニズムにより決定される。もちろ
ん、トランジスタの通常動作時に、ソース電極１２また
はドレイン電極１４と基板１０との間に過度の漏れ電流
があることは望ましくない。

【００１１】本発明のある面は、ソース拡散部１２と基
板１０との間の容量が極めて増加することである。した
がって一般的には、埋込み領域２２は、たとえばソース
拡散部が電源電圧端子ＶｄｄまたはＶｓｓに接続されて
いるとき、容量の増加に影響を受けない回路内にあるの
が望ましい。追加容量がソフト・エラーに対するセルの
安定性を増加させる交差結合スタティック・ランダム・
アクセス・メモリ・セルのドレイン電極において、追加
容量の負荷が回路動作を改善することについて、例外が
存在する。

【００１２】本発明においては、トランジスタのしきい
値電圧は、チャネルを形成するドーピング、ゲート絶縁
部の厚さ、ゲート電極の仕事関数により主に制御される
ことを理解すべきである。ソース拡散部１２の下側の埋
込み領域２２の目的は、ソース拡散部１２と基板１０と
の間の接合部から生じる電界の空間的広がりを制限する
ことである。この電界は、短チャネル長トランジスタの
しきい値電圧を減少させる電界の横方向のフリンジング
成分である。

【００１３】２つのほぼ平行な電極１２と２２のフリン
ジング電界の横方向への拡がりは、電極１２と２２との
間の間隔に比例するということに留意すべきである。し
たがって、ソース拡散部１２の端部、特にチャネル領域
の端部にほぼ位置決めされた埋込み領域２２を作ること
で、埋込み領域２２とソース拡散部１２との間の空間に
空乏域を閉じ込めることにより、チャネル領域１６の不
所望なフリンジング電界は著しく軽減される。フリンジ
ング電界は横方向において深さに１次比例するので、チ
ャネル電位分布への拡散電位の影響も同じく軽減され
る。

【００１４】本発明がトランジスタのドレイン電極にお
いて実施される場合には、ドレイン・バイアスしきい値
とサブしきい値漏洩（ミリボルト／デカード）も同様に
減少する。本発明がトランジスタのソース電極において
実施される場合には、短チャネル効果はビルト・イン接
合電位からのフリンジングの減少により軽減される。

【００１５】図４は、本発明の教示に従ったエンハンス
メント型短Ｐチャネル電界効果トランジスタの断面図で
ある。なお、図１と同様の要素には同一の参照番号を付
して示している。図４のトランジスタは、図１の短チャ
ネル・トランジスタに類似するが、ドレイン電極１４の
下側に埋込み領域２４が付加され、位置合わせされてい
る。埋込み領域２４は、ソース電極１２の下側に配置さ
れた埋込み領域２２とすべての点で類似しており、同一
型のドーパントの拡散を含んでいる。図４のトランジス
タは、たとえば、スタティック・ランダム・アクセス・
メモリのセルに特に有用である。このセルでは、ドレイ
ン電極１４はセルの記憶ノードＶ２に接続され、ソース
電極１２は追加容量でセルの安定性を増すために電源の
ような基準電圧点Ｖ１に接続されている。

【００１６】図１および図２に本発明のＰチャネル電界
効果トランジスタを示しているが、これは単純にトラン
ジスタの中のドーパントの型と電圧極性を反対にするこ
とにより、Ｎチャネル電界効果トランジスタにも適用で
きることがわかる。また、井戸を保持できる半導体基板
１０とは反対の導電型軽度ドープ物質の井戸が、本発明
を実施できる半導体基板とみなされることがわかる。そ
れゆえに、内部に井戸（図示せず）を持つ基板１０は、
本発明により教示される種類のＰチャネルとＮチャネル
の電界効果トランジスタを含むことができる。さらに半
導体基板の中に、より正確にイオンを注入するために、
一時的なマスク材料とスペーサを用いるような、既知の
配置技術を採用することができる。

【００１７】本発明は、特に好適な実施例について図示
および説明されているが、発明の精神および範囲を逸脱
することなく、種々の変形を行なうことができることを
当業者は理解することができるであろう。

【図面の簡単な説明】

【図１】本発明の短チャネル電界効果トランジスタの断
面図である。

【図２】本発明の教示を使用している短チャネル・トラ
ンジスタと、本発明の教示を使用しない同様な短チャネ
ル・トランジスタとについて、ゲート・ドレイン間電圧
に対して、プロットされたドレイン電流の曲線を示すグ
ラフである。

【図３】本発明の教示を使用している短チャネル・トラ
ンジスタと、使用していない短チャネル・トランジスタ
とについて、異なるチャネル長を持つ同様なデバイスの
しきい値電圧の結果を示すグラフである。

【図４】図１に示すトランジスタの変形である本発明の
他の短チャネル電界効果トランジスタの断面図である。

【符号の説明】

１０半導体基板１２ソース電極１４ドレイン電極１６チャネル１８ゲート電極２０ゲート絶縁層２２，２４埋込み領域

Claims

【特許請求の範囲】

【請求項１】所定型のドーパントを有する半導体基板
と、前記半導体基板内に配置されたソース電極およびドレイ
ン電極とを備え、これら電極の１つが所定型のドーパン
トとは反対の型のドーパントの第一領域を有し、前記ソ
ース電極およびドレイン電極との間の前記半導体基板内
に配置され、前記ソース電極およびドレイン電極により
定められたチャネルと、前記基板のドーパントと同じ型のドーパントを有し、第
一領域とチャネルとの界面で前記第一領域に対してほぼ
位置合わせされ、前記第一領域と前記半導体基板との間
の接合部から生じる電界の前記半導体基板への程度を、
少なくともかなり制限するために十分なドーパントを有
する第二領域と、前記第一領域に接続された導電コンタクト手段と、を備えることを特徴とする短チャネル電界効果トランジ
スタ。
【請求項２】前記導電コンタクト手段は、前記第一領域
にほぼ一定のバイアス電圧を印加する手段を有すること
を特徴とする請求項１記載の短チャネル電界効果トラン
ジスタ。
【請求項３】前記第一領域は、前記半導体基板の表面に
配置された拡散領域であることを特徴とする請求項１記
載の短チャネル電界効果トランジスタ。
【請求項４】前記第二領域は、前記半導体基板内に埋込
まれており、前記第一領域は、前記第二領域と前記半導
体基板の表面との間に配置されていることを特徴とする
請求項３記載の短チャネル電界効果トランジスタ。
【請求項５】所定型のドーパントを有する半導体基板
と、前記半導体基板内に配置され、所定型のドーパントとは
反対の型のドーパントを有するソース電極と、前記ソース電極と隣接して前記半導体基板内に配置され
たチャネルと、前記半導体基板のドーパントと同じ型のドーパントを有
し、ソース電極とチャネルの界面でソース電極に対して
ほぼ位置合わせされ、前記ソース電極により生成された
空乏域の前記半導体基板への侵入を十分に防止するため
に十分なドーパントを有する領域と、前記ソース電極に結合された電源電圧端子と、を備えることを特徴とする短チャネル電界効果トランジ
スタ。
【請求項６】前記領域は、前記半導体基板内に埋込まれ
ており、前記ソース電極は、前記領域から離されてお
り、前記領域と前記半導体基板の表面との間に配置され
ていることを特徴とする請求項５記載の短チャネル電界
効果トランジスタ。
【請求項７】０．５ミクロン以下のチャネル長を有する
電界効果トランジスタにおいて、半導体基板と、前記半導体基板内に配置された電極拡散部と、前記電極拡散部の下側に自己整合され配置された前記半
導体基板のドーパントと同じ型のドーパントを有し、前
記電極拡散部により生成された空乏域の前記半導体基板
内への侵入を防止するために十分なドーパントを有する
領域と、前記電極拡散部に接続された導体と、前記導体に電圧を印加する手段と、を備えることを特徴とする電界効果トランジスタ。
【請求項８】前記電圧印加手段は、前記導体に一定の電
圧を供給することを特徴とする請求項７記載の電界効果
トランジスタ。
【請求項９】所定型のドーパントを有する半導体基板
と、前記半導体基板の表面から絶縁された導電ゲート電極
と、前記半導体基板の内部および表面に配置されたソース電
極およびドレイン電極とを備え、前記導電ゲート電極の
第一端部に位置合わせされた端部を有し、前記ソース電
極およびドレイン電極は、所定型のドーパントとは反対
の型のドーパントを有し、前記半導体基板のドーパントと同じ型のドーパントを有
する前記半導体基板内に配置され、前記導電ゲート電極
の第一端部と位置合わせされた端部を有し、前記ソース
電極と前記半導体基板との間の接合部から生じる電界の
前記半導体基板への侵入の程度を、少なくともかなり制
限するために十分なドーパントを有する領域と、前記ソース電極に接続された導体と、を備えることを特徴とする短チャネル電界効果トランジ
スタ。
【請求項１０】前記半導体基板内に前記ソース電極とド
レイン電極との間に配置され、前記領域の端部に位置合
わせされた端部を持つ、０．５ミクロン以下のチャネル
長を有することを特徴とする請求項９記載の短チャネル
電界効果トランジスタ。