JPH0621460A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH0621460A JPH0621460A JP4176403A JP17640392A JPH0621460A JP H0621460 A JPH0621460 A JP H0621460A JP 4176403 A JP4176403 A JP 4176403A JP 17640392 A JP17640392 A JP 17640392A JP H0621460 A JPH0621460 A JP H0621460A
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Abstract
(57)【要約】
【構成】半導体装置の中のＭＯＳ型薄膜トランジスタ
（ＴＦＴ）のチャネル部ポリシリコン膜を、２回以上に
分けて形成した積層構造。 【効果】ＴＦＴチャネル部ポリシリコン膜を積層構造と
することで、ポリシリコンサイズを揃えることにより特
性のばらつきの小さいＴＦＴが提供できる。また、グレ
インサイズを小さくし、グレインバウンダリを長くする
ことによりＴＦＴゲート膜の劣化が無いＴＦＴトランジ
スタが提供できる。
（ＴＦＴ）のチャネル部ポリシリコン膜を、２回以上に
分けて形成した積層構造。 【効果】ＴＦＴチャネル部ポリシリコン膜を積層構造と
することで、ポリシリコンサイズを揃えることにより特
性のばらつきの小さいＴＦＴが提供できる。また、グレ
インサイズを小さくし、グレインバウンダリを長くする
ことによりＴＦＴゲート膜の劣化が無いＴＦＴトランジ
スタが提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中のＭＯ
Ｓ型薄膜トランジスタのソース・ドレイン・チャネル領
域形成膜に関する。
Ｓ型薄膜トランジスタのソース・ドレイン・チャネル領
域形成膜に関する。
【０００２】
【従来の技術】ＳＲＡＭの特徴の一つとしてバッテリー
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。しかし、高抵抗負荷型セルを用
いた４ＭＳＲＡＭで１ＭＳＲＡＭと同程度の待機時電流
を要求するとセル１個当りの待機時電流は４分の１とす
る必要がありその場合セルノードリーク電流と同程度ま
たはそれ以下の電流の供給しかできなくなり情報保持が
難しくなる。そこで登場したのがｐＭＯＳ負荷型セルと
呼ばれるものである。これは負荷となるｐＭＯＳトラン
ジスタをｎＭＯＳトランジスタの上に積み上げたもので
完全ｃＭＯＳ型と比較して高集積化がはかれるという利
点がある。またこのｐＭＯＳトランジスタはソース・ド
レイン・チャネル部を薄膜ポリシリコン層で形成するＴ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構
造を取っている。
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。しかし、高抵抗負荷型セルを用
いた４ＭＳＲＡＭで１ＭＳＲＡＭと同程度の待機時電流
を要求するとセル１個当りの待機時電流は４分の１とす
る必要がありその場合セルノードリーク電流と同程度ま
たはそれ以下の電流の供給しかできなくなり情報保持が
難しくなる。そこで登場したのがｐＭＯＳ負荷型セルと
呼ばれるものである。これは負荷となるｐＭＯＳトラン
ジスタをｎＭＯＳトランジスタの上に積み上げたもので
完全ｃＭＯＳ型と比較して高集積化がはかれるという利
点がある。またこのｐＭＯＳトランジスタはソース・ド
レイン・チャネル部を薄膜ポリシリコン層で形成するＴ
ＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構
造を取っている。
【０００３】このＴＦＴトランジスタの製造方法を図２
を用いて説明する。
を用いて説明する。
【０００４】まず、半導体基板２０１にＣＶＤ法により
シリコン酸化膜２０２を形成後（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、フォトリソグラフィに
よりポジレジストを用いてエッチングによりゲート電極
２０３を形成、さらにゲート酸化膜２０４を形成する。
（図２（ｂ））次に、５８０℃以下の低温でアモルファ
スシリコンを５０ｎｍ堆積、次に６００℃程度の温度で
固相成長してポリシリコン膜２０５を形成する。（図２
（Ｃ））フォトレジストをマスクにＰ型不純物であるＢ
Ｆ2 +をイオン注入、Ｐ+不純物層によりソース、ドレイ
ン領域２０６、２０７を形成する。（図２（ｄ））この
とき不純物をドープしていない２０８はチャネル領域と
なる。
シリコン酸化膜２０２を形成後（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、フォトリソグラフィに
よりポジレジストを用いてエッチングによりゲート電極
２０３を形成、さらにゲート酸化膜２０４を形成する。
（図２（ｂ））次に、５８０℃以下の低温でアモルファ
スシリコンを５０ｎｍ堆積、次に６００℃程度の温度で
固相成長してポリシリコン膜２０５を形成する。（図２
（Ｃ））フォトレジストをマスクにＰ型不純物であるＢ
Ｆ2 +をイオン注入、Ｐ+不純物層によりソース、ドレイ
ン領域２０６、２０７を形成する。（図２（ｄ））この
とき不純物をドープしていない２０８はチャネル領域と
なる。
【０００５】このＴＦＴの特性を向上させる方法のひと
つとして、チャネル部となるポリシリコン膜を形成する
際に、膜形成時の温度、圧力、時間等のデポ条件並びに
その後の固相成長によりグレインサイズを大きくする方
法がある。グレインサイズを大きくすることによりグレ
インバウンダリ−が少なくなりそこを流れる電流すなわ
ちＴＦＴのオフ電流が減少する。さらにグレインサイズ
を大きくすることにより移動度が上がり、その結果とし
てオン電流も大きくなる。例えばその値は、日経マイク
ロデバイス1990年3月号によれば、グレインサイズを２
μｍ程度にすることにより移動度は６０ｃｍ2・Ｖ-1・
ｓ-1と大きくなる。
つとして、チャネル部となるポリシリコン膜を形成する
際に、膜形成時の温度、圧力、時間等のデポ条件並びに
その後の固相成長によりグレインサイズを大きくする方
法がある。グレインサイズを大きくすることによりグレ
インバウンダリ−が少なくなりそこを流れる電流すなわ
ちＴＦＴのオフ電流が減少する。さらにグレインサイズ
を大きくすることにより移動度が上がり、その結果とし
てオン電流も大きくなる。例えばその値は、日経マイク
ロデバイス1990年3月号によれば、グレインサイズを２
μｍ程度にすることにより移動度は６０ｃｍ2・Ｖ-1・
ｓ-1と大きくなる。
【０００６】
【発明が解決しようとする課題】先に述べたようにＴＦ
Ｔ特性向上のためにグレインサイズを大きくした場合、
図３に示すようにグレインサイズはポリシリコンの膜厚
に対して数倍から数十倍となるため、チャネル部におい
てグレインのばらつきは非常に大きくなる。チャネル部
を構成するポリシリコンのグレインサイズのばらつき
は、ＴＦＴオフ電流の特性のバラつきにつながり、ＴＦ
Ｔのオフ電流はＳＲＡＭの待機時電流ＩDDSに効いてく
るのでこのばらつきを抑えることはＩＣの品質確保のた
めには必須である。
Ｔ特性向上のためにグレインサイズを大きくした場合、
図３に示すようにグレインサイズはポリシリコンの膜厚
に対して数倍から数十倍となるため、チャネル部におい
てグレインのばらつきは非常に大きくなる。チャネル部
を構成するポリシリコンのグレインサイズのばらつき
は、ＴＦＴオフ電流の特性のバラつきにつながり、ＴＦ
Ｔのオフ電流はＳＲＡＭの待機時電流ＩDDSに効いてく
るのでこのばらつきを抑えることはＩＣの品質確保のた
めには必須である。
【０００７】また、ＴＦＴのソース・ドレイン部形成の
ために不純物を導入する際、スルー酸化膜としてシリコ
ン酸化膜をＴＦＴバルク部上部に形成して行なう。この
酸化膜はバルク部エッチング前に除去する必要がある
が、その時フッ酸を使用する。ゲート電極ならびにゲー
ト酸化膜がバルク部の下にある下ゲート構造（逆スタガ
型）ＴＦＴにおいては、先に述べた理由でＴＦＴのバル
ク部ポリシリコンのグレインサイズが大きい場合、その
グレインバウンダリイを通して、フッ酸がバルク部のポ
リシリコンを超えてゲート膜まで侵入する。結果とし
て、ＴＦＴのゲート膜を劣化させ、信頼性が悪くなる原
因になる。
ために不純物を導入する際、スルー酸化膜としてシリコ
ン酸化膜をＴＦＴバルク部上部に形成して行なう。この
酸化膜はバルク部エッチング前に除去する必要がある
が、その時フッ酸を使用する。ゲート電極ならびにゲー
ト酸化膜がバルク部の下にある下ゲート構造（逆スタガ
型）ＴＦＴにおいては、先に述べた理由でＴＦＴのバル
ク部ポリシリコンのグレインサイズが大きい場合、その
グレインバウンダリイを通して、フッ酸がバルク部のポ
リシリコンを超えてゲート膜まで侵入する。結果とし
て、ＴＦＴのゲート膜を劣化させ、信頼性が悪くなる原
因になる。
【０００８】そこで、本発明はこのような諸問題を解決
するもので、その目的とするところは、チャネル部ポリ
シリコンを薄膜化してグレインサイズをそろえることに
より、ＴＦＴ特性のばらつきの小さいＴＦＴトランジス
タを供給することにある。
するもので、その目的とするところは、チャネル部ポリ
シリコンを薄膜化してグレインサイズをそろえることに
より、ＴＦＴ特性のばらつきの小さいＴＦＴトランジス
タを供給することにある。
【０００９】かつ、グレインバウンダリを長くすること
によりＴＦＴゲート膜の劣化がない信頼性の高いＴＦＴ
トランジスタを供給することにある。
によりＴＦＴゲート膜の劣化がない信頼性の高いＴＦＴ
トランジスタを供給することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電膜によるＭＯＳ型薄膜トラン
ジスタのゲート電極、前記第１導電膜上に形成された第
２絶縁膜、前記第２絶縁膜上に形成された第２導電膜に
よるＭＯＳ型薄膜トランジスタのソース・ドレイン・チ
ャネル領域が形成されている半導体装置において、前記
第２導電膜が２回以上にわけて積層されていることを特
徴とする。
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電膜によるＭＯＳ型薄膜トラン
ジスタのゲート電極、前記第１導電膜上に形成された第
２絶縁膜、前記第２絶縁膜上に形成された第２導電膜に
よるＭＯＳ型薄膜トランジスタのソース・ドレイン・チ
ャネル領域が形成されている半導体装置において、前記
第２導電膜が２回以上にわけて積層されていることを特
徴とする。
【００１１】また、本発明の半導体装置の製造方法は半
導体基板上に第１の絶縁膜を形成する工程と、前記第１
絶縁膜上に第１導電膜によるＭＯＳ型薄膜トランジスタ
のゲート電極を形成する工程と、前記第１導電膜上に第
２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導
電膜によるＭＯＳ型薄膜トランジスタのソース・ドレイ
ン・チャネル領域を形成する工程からなる半導体装置の
製造方法において、前記第２導電膜が２回以上にわけて
積層されていることを特徴とする。
導体基板上に第１の絶縁膜を形成する工程と、前記第１
絶縁膜上に第１導電膜によるＭＯＳ型薄膜トランジスタ
のゲート電極を形成する工程と、前記第１導電膜上に第
２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導
電膜によるＭＯＳ型薄膜トランジスタのソース・ドレイ
ン・チャネル領域を形成する工程からなる半導体装置の
製造方法において、前記第２導電膜が２回以上にわけて
積層されていることを特徴とする。
【００１２】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。図１は、本発明の実施例を工程順に示す
図である。１０１は半導体基板、１０２はシリコン酸化
膜、１０３はＴＦＴゲート電極、１０４はＴＦＴゲート
酸化膜、１０５、１０６はポリシリコン膜またはアモル
ファスシリコン膜、１０７、１０８は、ＴＦＴソース・
ドレイン部、１０９はＴＦＴチャネル部である。
細に説明する。図１は、本発明の実施例を工程順に示す
図である。１０１は半導体基板、１０２はシリコン酸化
膜、１０３はＴＦＴゲート電極、１０４はＴＦＴゲート
酸化膜、１０５、１０６はポリシリコン膜またはアモル
ファスシリコン膜、１０７、１０８は、ＴＦＴソース・
ドレイン部、１０９はＴＦＴチャネル部である。
【００１３】（１）まず、半導体基板１０１の全面に、
ＣＶＤ法または熱酸化によりシリコン酸化膜１０２を１
００〜５００ｎｍ形成する（図１（ａ））。
ＣＶＤ法または熱酸化によりシリコン酸化膜１０２を１
００〜５００ｎｍ形成する（図１（ａ））。
【００１４】（２）次にＬＰＣＶＤ法によりモノシラ
ン、ジシランまたはトリシラン雰囲気中、４００〜６４
０℃でアモルファスまたはポリシリコン膜を５０〜３０
０ｎｍ形成後、全面にＰ型不純物であるＢＦ2 +またはＮ
型不純物であるＰ+またはＡｓ+をドーズ量１×１０14〜
１×１０16／ｃｍ2、エネルギー３０〜１２０ｋｅｖで
イオン注入後、フォトリソグラフィおよび、異方性エッ
チングによりポリシリコン膜によりＭＯＳ型トランジス
タのゲート電極１０３を形成後、ひき続いてゲート酸化
膜になるシリコン酸化膜１０４を熱酸化膜またはＣＶＤ
法により、２０〜１００ｎｍ形成する（図１（ｂ））。
ン、ジシランまたはトリシラン雰囲気中、４００〜６４
０℃でアモルファスまたはポリシリコン膜を５０〜３０
０ｎｍ形成後、全面にＰ型不純物であるＢＦ2 +またはＮ
型不純物であるＰ+またはＡｓ+をドーズ量１×１０14〜
１×１０16／ｃｍ2、エネルギー３０〜１２０ｋｅｖで
イオン注入後、フォトリソグラフィおよび、異方性エッ
チングによりポリシリコン膜によりＭＯＳ型トランジス
タのゲート電極１０３を形成後、ひき続いてゲート酸化
膜になるシリコン酸化膜１０４を熱酸化膜またはＣＶＤ
法により、２０〜１００ｎｍ形成する（図１（ｂ））。
【００１５】（３）次にＬＰＣＶＤ法によりモノシラ
ン、ジシランまたはトリシラン雰囲気中、４００〜６５
０℃でアモルファスまたはポリシリコン膜１０５を１０
〜４０ｎｍ形成した後、さらにＬＰＣＶＤ法によりモノ
シラン、ジシランまたはトリシラン雰囲気中、４００〜
６５０℃でアモルファスまたはポリシリコン膜１０６を
１０〜４０ｎｍ形成する（図１（ｃ））。
ン、ジシランまたはトリシラン雰囲気中、４００〜６５
０℃でアモルファスまたはポリシリコン膜１０５を１０
〜４０ｎｍ形成した後、さらにＬＰＣＶＤ法によりモノ
シラン、ジシランまたはトリシラン雰囲気中、４００〜
６５０℃でアモルファスまたはポリシリコン膜１０６を
１０〜４０ｎｍ形成する（図１（ｃ））。
【００１６】（４）次に、レジストをマスクとしてＰ型
不純物であるＢＦ2 +をドーズ量１×１０14〜１×１０16
／ｃｍ2、エネルギー５〜１２０ｋｅｖでイオン注入す
ることによりＴＦＴソース・ドレイン１０７、１０８及
びチャネル部１０９を形成する（図１（ｄ））。
不純物であるＢＦ2 +をドーズ量１×１０14〜１×１０16
／ｃｍ2、エネルギー５〜１２０ｋｅｖでイオン注入す
ることによりＴＦＴソース・ドレイン１０７、１０８及
びチャネル部１０９を形成する（図１（ｄ））。
【００１７】上述の工程を経て出来上がった本発明によ
る半導体装置の構造断面図を図４にしめす。
る半導体装置の構造断面図を図４にしめす。
【００１８】チャネル部を２回以上に分けて積層するこ
とにより、グレインサイズがそろう。と同時にバルク部
ポリシリコン膜１０７、１０８、１０９上面から、ゲー
ト酸化膜までのグレインバウンダリ−の距離が長くな
る。結果として、 ＴＦＴ特性のばらつきが少ないＴＦＴトランジスタを
供給できる。
とにより、グレインサイズがそろう。と同時にバルク部
ポリシリコン膜１０７、１０８、１０９上面から、ゲー
ト酸化膜までのグレインバウンダリ−の距離が長くな
る。結果として、 ＴＦＴ特性のばらつきが少ないＴＦＴトランジスタを
供給できる。
【００１９】工程中のフッ酸使用によるＴＦＴゲート
膜の劣化がないＴＦＴトランジスタを供給することがで
きる。
膜の劣化がないＴＦＴトランジスタを供給することがで
きる。
【００２０】なお、本実施例において、ＴＦＴソース・
ドレイン及びチャネル部となるポリシリコンまたはアモ
ルファスシリコンを形成した後、５００〜１０００℃の
熱処理を加えても同様な効果が得られる。
ドレイン及びチャネル部となるポリシリコンまたはアモ
ルファスシリコンを形成した後、５００〜１０００℃の
熱処理を加えても同様な効果が得られる。
【００２１】また、本実施例では、ＴＦＴチャネル部に
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
【００２２】また本実施例ではゲート電極としてポリシ
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
【００２３】また本実施例ではソース・ドレイン部にＰ
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
【００２４】また、１０５、１０６のアモルファスシリ
コンまたはポリシリコン膜を形成後、Ｎ2雰囲気中で４
００〜９００℃、１〜５０ｈの熱処理を行なっても同様
な効果が得られる。
コンまたはポリシリコン膜を形成後、Ｎ2雰囲気中で４
００〜９００℃、１〜５０ｈの熱処理を行なっても同様
な効果が得られる。
【００２５】
【発明の効果】本発明によれば、 １）チャネル部ポリシリコンを薄膜化して、数回に分け
てチャネル部ポリシリコン層を形成することにより、グ
レインサイズがそろった結果として、ＴＦＴ特性のばら
つきが少ないＴＦＴトランジスタを供給できる。
てチャネル部ポリシリコン層を形成することにより、グ
レインサイズがそろった結果として、ＴＦＴ特性のばら
つきが少ないＴＦＴトランジスタを供給できる。
【００２６】２）チャネル部ポリシリコンを数回に分け
て形成することによりグレインバウンダリが長くなった
結果として、ゲートが下にある下ゲート構造トランジス
タＦＴにおいて、工程中でＴＦＴゲート膜の劣化がない
ＴＦＴトランジスタを供給することができる。
て形成することによりグレインバウンダリが長くなった
結果として、ゲートが下にある下ゲート構造トランジス
タＦＴにおいて、工程中でＴＦＴゲート膜の劣化がない
ＴＦＴトランジスタを供給することができる。
【００２７】また、本発明は特に半導体装置（ＳＲＡＭ
等）で効果的であるが、さらに、液晶パネル等の分野に
も応用できる。
等）で効果的であるが、さらに、液晶パネル等の分野に
も応用できる。
【図１】（ａ）〜（ｄ）は本発明の一実施例を示す工程
順断面図。
順断面図。
【図２】（ａ）〜（ｄ）は従来の一実施例を示す工程順
断面図。
断面図。
【図３】 従来の半導体装置の一実施例の構造断面図。
【図４】 本発明の半導体装置の一実施例の構造断面
図。
図。
１０１、２０１
・・・半導体基板 １０２、２０２ ・・
・シリコン酸化膜 １０３、２０３ ・・・
ＴＦＴゲート電極 １０４、２０４ ・・・Ｔ
ＦＴゲート酸化膜 １０５、１０６、２０５ ・・・ポリシリコン
またはアモルファスシリコン １０７、１０８、２０６、２０７ ・・・ＴＦＴのソ
ース・ドレイン部 １０９、２０８ ・・・Ｔ
ＦＴのチャネル部
・・・半導体基板 １０２、２０２ ・・
・シリコン酸化膜 １０３、２０３ ・・・
ＴＦＴゲート電極 １０４、２０４ ・・・Ｔ
ＦＴゲート酸化膜 １０５、１０６、２０５ ・・・ポリシリコン
またはアモルファスシリコン １０７、１０８、２０６、２０７ ・・・ＴＦＴのソ
ース・ドレイン部 １０９、２０８ ・・・Ｔ
ＦＴのチャネル部
Claims (2)
- 【請求項１】半導体基板上に設けられた第１の絶縁膜、
前記第１絶縁膜上に設けられた第１導電膜によるＭＯＳ
型薄膜トランジスタのゲート電極、前記第１導電膜上に
形成された第２絶縁膜、前記第２絶縁膜上に形成された
第２導電膜によるＭＯＳ型薄膜トランジスタのソース・
ドレイン・チャネル領域が形成されている半導体装置に
おいて、前記第２導電膜が２回以上にわけて積層されて
いることを特徴とする半導体装置。 - 【請求項２】半導体基板上に第１の絶縁膜を形成する工
程と、前記第１絶縁膜上に第１導電膜によるＭＯＳ型薄
膜トランジスタのゲート電極を形成する工程と、前記第
１導電膜上に第２絶縁膜を形成する工程と、前記第２絶
縁膜上に第２導電膜によるＭＯＳ型薄膜トランジスタの
ソース・ドレイン・チャネル領域を形成する工程からな
る半導体装置の製造方法において、前記第２導電膜が２
回以上にわけて積層されていることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176403A JPH0621460A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176403A JPH0621460A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621460A true JPH0621460A (ja) | 1994-01-28 |
Family
ID=16013069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176403A Pending JPH0621460A (ja) | 1992-07-03 | 1992-07-03 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707344A3 (en) * | 1994-09-19 | 1996-08-28 | Hitachi Ltd | Semiconductor device with a thin polysilicon layer and method of production |
-
1992
- 1992-07-03 JP JP4176403A patent/JPH0621460A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707344A3 (en) * | 1994-09-19 | 1996-08-28 | Hitachi Ltd | Semiconductor device with a thin polysilicon layer and method of production |
| US5670793A (en) * | 1994-09-19 | 1997-09-23 | Hitachi, Ltd. | Semiconductor device having a polycrystalline silicon film with crystal grains having a uniform orientation |
| US6187100B1 (en) | 1994-09-19 | 2001-02-13 | Hitachi, Ltd. | Semiconductor device and production thereof |
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