JPH0621458A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH0621458A JPH0621458A JP4175362A JP17536292A JPH0621458A JP H0621458 A JPH0621458 A JP H0621458A JP 4175362 A JP4175362 A JP 4175362A JP 17536292 A JP17536292 A JP 17536292A JP H0621458 A JPH0621458 A JP H0621458A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polysilicon
- source
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005224 laser annealing Methods 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract description 68
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 14
- 239000012535 impurity Substances 0.000 abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 239000010409 thin film Substances 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】下ゲート構造のＴＦＴトランジスタにおいて、
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成される半導体の製造方法。１０１は半導体基板、
１０２はシリコン酸化膜、１０３はポリシリコン膜、１
０４はシリコン酸化膜、１０５はシリコンナイトライ
ド、１０６はシリコン酸化膜、１０７はポリシリコン膜
またはアモルファスシリコン、１０８はポリシリコン酸
化膜、１０９はアルミ配線である。ゲート膜下部にゲー
ト電極のエッジが存在しない。 【効果】ゲート膜下にエッジが存在しないので、ゲート
耐圧が向上し、信頼性が向上する。またＳＲＡＭにＴＦ
Ｔを用いた場合、ＴＦＴのチャネル部の膜厚を薄くする
ことにより待機電流が小さくかつ、特性のばらつきが小
さい。
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成される半導体の製造方法。１０１は半導体基板、
１０２はシリコン酸化膜、１０３はポリシリコン膜、１
０４はシリコン酸化膜、１０５はシリコンナイトライ
ド、１０６はシリコン酸化膜、１０７はポリシリコン膜
またはアモルファスシリコン、１０８はポリシリコン酸
化膜、１０９はアルミ配線である。ゲート膜下部にゲー
ト電極のエッジが存在しない。 【効果】ゲート膜下にエッジが存在しないので、ゲート
耐圧が向上し、信頼性が向上する。またＳＲＡＭにＴＦ
Ｔを用いた場合、ＴＦＴのチャネル部の膜厚を薄くする
ことにより待機電流が小さくかつ、特性のばらつきが小
さい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＴ
ＦＴトランジスタの構造に関する。
ＦＴトランジスタの構造に関する。
【０００２】
【従来の技術】現在、メモリーの分野で広く使われてい
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起る。
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起る。
【０００３】そこで、高集積化しても待機時電流が低く
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある（日経マイクロ
デバイス1991年6月号 P.43,44）。
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある（日経マイクロ
デバイス1991年6月号 P.43,44）。
【０００４】このｐＭＯＳトランジスタはソース・ドレ
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている。
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている。
【０００５】この下ゲート構造のＴＦＴトランジスタの
製造方法を図２を用いて説明する。
製造方法を図２を用いて説明する。
【０００６】まず、半導体基板２０１にＣＶＤ法等によ
りシリコン酸化膜２０２を形成（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、不純物を導入後、フォ
トリソグラフィによりポジレジストを用いてエッチング
によりゲート電極２０３を形成する。（図２（ｂ））次
にＣＶＤ法または酸化法によりゲート酸化膜２０４を形
成後、ＣＶＤ法等によりポリシリコン膜２０５を形成
（図２（ｃ））、レジストをマスクに不純物をイオン注
入してソース・ドレイン部２０６を形成する。（図２
（ｄ））このとき不純物をドープしていない２０７はチ
ャネル部となる。最後に、全面にシリコン酸化膜２０８
を形成後、フッ酸またはフッ酸とフッ化アンモニウムに
よるウエットエッチングによりコンタクトの開孔を行い
アルミ配線２０９を形成する（図２（ｅ））。
りシリコン酸化膜２０２を形成（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、不純物を導入後、フォ
トリソグラフィによりポジレジストを用いてエッチング
によりゲート電極２０３を形成する。（図２（ｂ））次
にＣＶＤ法または酸化法によりゲート酸化膜２０４を形
成後、ＣＶＤ法等によりポリシリコン膜２０５を形成
（図２（ｃ））、レジストをマスクに不純物をイオン注
入してソース・ドレイン部２０６を形成する。（図２
（ｄ））このとき不純物をドープしていない２０７はチ
ャネル部となる。最後に、全面にシリコン酸化膜２０８
を形成後、フッ酸またはフッ酸とフッ化アンモニウムに
よるウエットエッチングによりコンタクトの開孔を行い
アルミ配線２０９を形成する（図２（ｅ））。
【０００７】
【発明が解決しようとする課題】ところで、このＴＦＴ
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
【０００８】一方、このＴＦＴのバルク部（ソ−ス・ド
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピードさらにはメモリセルの安定
性に効いてくる。配線として使用できるシート抵抗を確
保するためには、不純物濃度を増やす方法もあるが、あ
る程度の膜厚も必要である。また、ソース・ドレイン部
が薄い場合、配線層をつなぐ際のコンタクトの開孔は直
接ドライエッチングは行えないため、下層配線でつなぐ
または図４の説明で述べたようなウエットエッチングで
開孔するという手段をとっていた。
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピードさらにはメモリセルの安定
性に効いてくる。配線として使用できるシート抵抗を確
保するためには、不純物濃度を増やす方法もあるが、あ
る程度の膜厚も必要である。また、ソース・ドレイン部
が薄い場合、配線層をつなぐ際のコンタクトの開孔は直
接ドライエッチングは行えないため、下層配線でつなぐ
または図４の説明で述べたようなウエットエッチングで
開孔するという手段をとっていた。
【０００９】以上に述べたように、従来技術では、ＴＦ
Ｔのチャネル部は薄く、ＴＦＴのソース・ドレイン部は
厚くという膜厚のかね合いで難しい部分があった。
Ｔのチャネル部は薄く、ＴＦＴのソース・ドレイン部は
厚くという膜厚のかね合いで難しい部分があった。
【００１０】また、ＴＦＴのソース・ドレイン部及びオ
フセット長（ゲート端からソースまたはドレイン端まで
の距離）は、従来、フォト精度及び合わせ精度によりゲ
ート電極からの距離にばらつきが生じていた。
フセット長（ゲート端からソースまたはドレイン端まで
の距離）は、従来、フォト精度及び合わせ精度によりゲ
ート電極からの距離にばらつきが生じていた。
【００１１】また、下ゲート構造のＴＦＴトランジスタ
では、ゲート電極のエッヂ部分でゲート膜が破壊しやす
くゲート耐圧が悪く信頼性に問題があった。
では、ゲート電極のエッヂ部分でゲート膜が破壊しやす
くゲート耐圧が悪く信頼性に問題があった。
【００１２】そこで本発明はこのような諸問題を解決す
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
【００１３】かつ、ソース・ドレイン部及びオフセット
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
【００１４】かつ、ゲート耐圧がよいすなわち信頼性が
向上したした下ゲート構造ＴＦＴトランジスタを供給す
ることにある。
向上したした下ゲート構造ＴＦＴトランジスタを供給す
ることにある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
下ゲート構造のＴＦＴトランジスタにおいて、チャネル
部の膜厚が薄くソース・ドレイン部の膜厚が厚くかつゲ
ート膜下にゲート電極のエッヂが存在しないことを特徴
とする。
下ゲート構造のＴＦＴトランジスタにおいて、チャネル
部の膜厚が薄くソース・ドレイン部の膜厚が厚くかつゲ
ート膜下にゲート電極のエッヂが存在しないことを特徴
とする。
【００１６】本発明の半導体装置の製造方法は、下ゲー
ト構造のＴＦＴトランジスタにおいて、半導体基板上に
第１絶縁膜を形成する工程、前記第１絶縁膜上に第１半
導体膜を形成する工程、前記第１半導体膜上に第２絶縁
膜を形成後、所望のパターニングを行う工程、前記パタ
ーニングした第２絶縁膜をマスクに第１半導体膜をパタ
ーニングする工程、前記第１半導体膜のパターニングに
より露出した前記第１絶縁膜上および第２絶縁膜上に第
３絶縁膜を形成する工程、前記第２絶縁膜および前記第
３絶縁膜の一部を除去する工程、前記第１半導体膜およ
び前記第３絶縁膜上に第４絶縁膜を形成後、所望のパタ
ーニングを行う工程、前記第１半導体膜および前記第３
絶縁膜および前記パターニングした第４絶縁膜上に第２
半導体膜を形成する工程、熱処理を行う工程、からなる
ことを特徴とする。
ト構造のＴＦＴトランジスタにおいて、半導体基板上に
第１絶縁膜を形成する工程、前記第１絶縁膜上に第１半
導体膜を形成する工程、前記第１半導体膜上に第２絶縁
膜を形成後、所望のパターニングを行う工程、前記パタ
ーニングした第２絶縁膜をマスクに第１半導体膜をパタ
ーニングする工程、前記第１半導体膜のパターニングに
より露出した前記第１絶縁膜上および第２絶縁膜上に第
３絶縁膜を形成する工程、前記第２絶縁膜および前記第
３絶縁膜の一部を除去する工程、前記第１半導体膜およ
び前記第３絶縁膜上に第４絶縁膜を形成後、所望のパタ
ーニングを行う工程、前記第１半導体膜および前記第３
絶縁膜および前記パターニングした第４絶縁膜上に第２
半導体膜を形成する工程、熱処理を行う工程、からなる
ことを特徴とする。
【００１７】また、請求項２記載の半導体装置の製造方
法において、熱処理工程でレーザーアニール処理を行う
ことを特徴とする。
法において、熱処理工程でレーザーアニール処理を行う
ことを特徴とする。
【００１８】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１９】図１は、本発明の実施例を工程順に示す図
である。
である。
【００２０】まず、半導体基板１０１の全面にＣＶＤ法
または熱酸化によりシリコン酸化膜１０２を１００〜１
０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラン
雰囲気中、６００〜６４０℃でポリシリコン膜１０３を
２０〜３００ｎｍ形成する。続いて、ポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入ま
たは熱拡散法により不純物を導入後、全面にシリコン酸
化膜１０４を５０〜５００ｎｍ形成後、レジストを用い
て、フォトリソグラフィ、エッチングによりをパターニ
ングする。（図１（ａ））次に、シリコン酸化膜１０４
をマスクにポリシリコン膜１０３をドライエッチでエッ
チングする。（図１（ｂ））次に、全面にシリコンナイ
トライド１０５を異方性のＰ−ＣＶＤ等のＣＶＤ装置に
より形成する。この時、シリコンナイトライド１０５の
膜厚は、ポリシリコン膜１０３と同じ膜厚になるように
形成する。（図１（ｃ））次に、フッ酸（１：１０）ま
たはフッ酸とフッ化アンモニウムによるウエットエッチ
ングによりシリコン酸化膜１０４を除去すると同時に、
上部にあるシリコンナイトライド１０５を同時に除去す
る。（図１（ｄ））次に、ＣＶＤ法によりシリコン酸化
膜１０６を１０〜１００ｎｍ形成後、フォトリソグラフ
ィ、エッチングによりをパターニングする。（図１
（ｅ））続いて、ＬＰＣＶＤ法によりモノシランまたは
ジシランまたはトリシラン雰囲気中、４００〜６４０℃
でポリシリコン膜またはアモルファスシリコン１０７を
２０〜３００ｎｍ形成する。（図１（ｆ））その後、熱
アニール（７００〜１０００℃、３０分〜１時間）また
はランプアニール（９００〜１１００℃、１０秒〜３０
秒）またはレーザーアニールにより、ポリシリコン膜１
０３の不純物をポリシリコン膜１０７の一部に拡散させ
ＴＦＴのソース・ドレイン部を形成後、ポリシリコン酸
化膜１０８を形成、ウエットまたはドライエッチングに
よりコンタクトを開孔後、アルミ配線１０９を接続する
（図１（ｇ））。
または熱酸化によりシリコン酸化膜１０２を１００〜１
０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラン
雰囲気中、６００〜６４０℃でポリシリコン膜１０３を
２０〜３００ｎｍ形成する。続いて、ポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入ま
たは熱拡散法により不純物を導入後、全面にシリコン酸
化膜１０４を５０〜５００ｎｍ形成後、レジストを用い
て、フォトリソグラフィ、エッチングによりをパターニ
ングする。（図１（ａ））次に、シリコン酸化膜１０４
をマスクにポリシリコン膜１０３をドライエッチでエッ
チングする。（図１（ｂ））次に、全面にシリコンナイ
トライド１０５を異方性のＰ−ＣＶＤ等のＣＶＤ装置に
より形成する。この時、シリコンナイトライド１０５の
膜厚は、ポリシリコン膜１０３と同じ膜厚になるように
形成する。（図１（ｃ））次に、フッ酸（１：１０）ま
たはフッ酸とフッ化アンモニウムによるウエットエッチ
ングによりシリコン酸化膜１０４を除去すると同時に、
上部にあるシリコンナイトライド１０５を同時に除去す
る。（図１（ｄ））次に、ＣＶＤ法によりシリコン酸化
膜１０６を１０〜１００ｎｍ形成後、フォトリソグラフ
ィ、エッチングによりをパターニングする。（図１
（ｅ））続いて、ＬＰＣＶＤ法によりモノシランまたは
ジシランまたはトリシラン雰囲気中、４００〜６４０℃
でポリシリコン膜またはアモルファスシリコン１０７を
２０〜３００ｎｍ形成する。（図１（ｆ））その後、熱
アニール（７００〜１０００℃、３０分〜１時間）また
はランプアニール（９００〜１１００℃、１０秒〜３０
秒）またはレーザーアニールにより、ポリシリコン膜１
０３の不純物をポリシリコン膜１０７の一部に拡散させ
ＴＦＴのソース・ドレイン部を形成後、ポリシリコン酸
化膜１０８を形成、ウエットまたはドライエッチングに
よりコンタクトを開孔後、アルミ配線１０９を接続する
（図１（ｇ））。
【００２１】上述の工程により出来上がった半導体装置
によれば、チャネル部が薄く形成できるので、 （１）チャネル部ポリシリコン全体に空乏層が広がり移
動度が上がる等の作用により、トランジスタ特性が向上
する。
によれば、チャネル部が薄く形成できるので、 （１）チャネル部ポリシリコン全体に空乏層が広がり移
動度が上がる等の作用により、トランジスタ特性が向上
する。
【００２２】また、ソース・ドレイン部が厚く形成でき
るので、 （２）ソース・ドレイン部のシート抵抗が下がるため、
ＴＦＴバルク層を配線層とし て使っても電圧が下がら
ない安定なメモリーセルが作れる。
るので、 （２）ソース・ドレイン部のシート抵抗が下がるため、
ＴＦＴバルク層を配線層とし て使っても電圧が下がら
ない安定なメモリーセルが作れる。
【００２３】（３）ソース・ドレイン部に上部配線のた
め、下層に一旦落とす必要がなくなりパタ ーンに余裕
ができ、配線に応用が効く。
め、下層に一旦落とす必要がなくなりパタ ーンに余裕
ができ、配線に応用が効く。
【００２４】（４）ソース・ドレイン部に上部配線のた
めのコンタクトを開孔する場合にドライエ ッチング処
理も可能となるため、コンタクトまわりのルールに余裕
が出る。といった効果がある。
めのコンタクトを開孔する場合にドライエ ッチング処
理も可能となるため、コンタクトまわりのルールに余裕
が出る。といった効果がある。
【００２５】また、図１（ａ）のパターニング寸法を調
節することにより、 （５）ソース・ドレイン部をゲート電極に対して自己整
合的に形成できるので、ばら つきが小さいトランジス
タを形成することが出来る。
節することにより、 （５）ソース・ドレイン部をゲート電極に対して自己整
合的に形成できるので、ばら つきが小さいトランジス
タを形成することが出来る。
【００２６】と、同様に、 （６）オフセット長がゲート電極に対して自己整合的に
形成できるので、ばらつきが 小さくかつリーク電流が
小さいトランジスタを形成できる。
形成できるので、ばらつきが 小さくかつリーク電流が
小さいトランジスタを形成できる。
【００２７】その結果として、 （７）ＳＲＡＭにＴＦＴを用いた場合、待機時電流が小
さくかつ、ばらつきの小さな ものが作れる。
さくかつ、ばらつきの小さな ものが作れる。
【００２８】また、ポリシリコン１０３、ポリシリコン
１０７間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 （８）リーク電流の少ないすなわちＳＲＡＭにしたとき
の待機時電流が少ないＴＦＴを形成することができる。
１０７間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 （８）リーク電流の少ないすなわちＳＲＡＭにしたとき
の待機時電流が少ないＴＦＴを形成することができる。
【００２９】また、図１（ａ）のパターン時にゲート電
極とソース・ドレインの距離を調節することにより、 （９）ソース側、ドレイン側のオフセット長を別個に調
節できる。
極とソース・ドレインの距離を調節することにより、 （９）ソース側、ドレイン側のオフセット長を別個に調
節できる。
【００３０】また、図１（ｃ）においてシリコンナイト
ライド１０５の膜厚をポリシリコン膜１０３の膜厚と同
じく形成することにより、 （１０）段差が少なく平坦化した下ゲート構造のＴＦＴ
が形成ができ、 （１１）ゲート膜下にエッヂが存在しないので、ゲート
耐圧が向上し、信頼性が向上する。
ライド１０５の膜厚をポリシリコン膜１０３の膜厚と同
じく形成することにより、 （１０）段差が少なく平坦化した下ゲート構造のＴＦＴ
が形成ができ、 （１１）ゲート膜下にエッヂが存在しないので、ゲート
耐圧が向上し、信頼性が向上する。
【００３１】なお、本実施例では、ＴＦＴチャネル部に
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
【００３２】また、本実施例ではポリシリコン膜の形成
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中４００〜６
００℃で形成しても同様な効果が得られる。さらに５０
０〜９００℃の熱処理を施しても同様な効果が得られ
る。
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中４００〜６
００℃で形成しても同様な効果が得られる。さらに５０
０〜９００℃の熱処理を施しても同様な効果が得られ
る。
【００３３】また、本実施例では、ポリシリコン１０３
のエッチングマスクとしてシリコン酸化膜１０４を用い
たが、レジストを用いても同様な効果が得られる。
のエッチングマスクとしてシリコン酸化膜１０４を用い
たが、レジストを用いても同様な効果が得られる。
【００３４】また、本実施例でシリコン酸化膜１０４の
パターニングが通常のフォトで難しい場合はエキシマレ
ーザー露光またはＥＢ露光でパターニングしても同様な
効果が得られる。
パターニングが通常のフォトで難しい場合はエキシマレ
ーザー露光またはＥＢ露光でパターニングしても同様な
効果が得られる。
【００３５】
【発明の効果】本発明によれば、チャネル部が薄くソー
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
【００３６】かつ、ゲート電極に対してソース・ドレイ
ン部およびオフセットが自己整合的に形成できるため特
性にばらつきの少ない半導体装置が提供できる。
ン部およびオフセットが自己整合的に形成できるため特
性にばらつきの少ない半導体装置が提供できる。
【００３７】かつ、段差が少なくゲート耐圧が向上した
信頼性の高い下ゲート構造ＴＦＴが提供できる。
信頼性の高い下ゲート構造ＴＦＴが提供できる。
【図１】 本発明半導体装置の製造方法の一実施例を示
す工程順断面図。
す工程順断面図。
【図２】 従来半導体装置の製造方法の一実施例を示す
工程順断面図。
工程順断面図。
１０１、２０１ ・・・半
導体基板 １０２、１０４、１０６、１０８、２０２、２０４、２
０８・・・シリコン酸化膜 １０３、１０７、２０３、２０５ ・・・ポリシ
リコン膜 １０５ ・・・シリコンナイ
トライド ２０６ ・・・ＴＦＴソース・ド
レイン部 ２０７ ・・・ＴＦＴチ
ャネル部 １０９、２０９ ・・・ア
ルミ配線
導体基板 １０２、１０４、１０６、１０８、２０２、２０４、２
０８・・・シリコン酸化膜 １０３、１０７、２０３、２０５ ・・・ポリシ
リコン膜 １０５ ・・・シリコンナイ
トライド ２０６ ・・・ＴＦＴソース・ド
レイン部 ２０７ ・・・ＴＦＴチ
ャネル部 １０９、２０９ ・・・ア
ルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
Claims (3)
- 【請求項１】下ゲート構造のＴＦＴトランジスタにおい
て、チャネル部の膜厚がソース・ドレイン部の膜厚より
薄くかつゲート膜下にゲート電極の段差が存在しないこ
とを特徴とする半導体装置。 - 【請求項２】下ゲート構造のＴＦＴトランジスタにおい
て、半導体基板上に第１絶縁膜を形成する工程、前記第
１絶縁膜上に第１半導体膜を形成する工程、前記第１半
導体膜上に第２絶縁膜を形成後、所望のパターニングを
行う工程、前記パターニングした第２絶縁膜をマスクに
第１半導体膜をパターニングする工程、前記第１半導体
膜のパターニングにより露出した前記第１絶縁膜上およ
び第２絶縁膜上に第３絶縁膜を形成する工程、前記第２
絶縁膜および前記第３絶縁膜の一部を除去する工程、前
記第１半導体膜および前記第３絶縁膜上に第４絶縁膜を
形成後、所望のパターニングを行う工程、前記第１半導
体膜および前記第３絶縁膜および前記パターニングした
第４絶縁膜上に第２半導体膜を形成する工程、熱処理を
行う工程、からなることを特徴とする半導体装置の製造
方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、熱処理工程でレーザーアニール処理を行うことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175362A JPH0621458A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175362A JPH0621458A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621458A true JPH0621458A (ja) | 1994-01-28 |
Family
ID=15994759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175362A Pending JPH0621458A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353507B1 (en) * | 1998-12-24 | 2002-03-05 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens systems |
| JP2007081335A (ja) * | 2005-09-16 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
| US7772053B2 (en) | 2006-12-15 | 2010-08-10 | Renesas Technology Corp. | Method for fabrication of semiconductor device |
-
1992
- 1992-07-02 JP JP4175362A patent/JPH0621458A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353507B1 (en) * | 1998-12-24 | 2002-03-05 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens systems |
| JP2007081335A (ja) * | 2005-09-16 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
| US8106449B2 (en) | 2005-09-16 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device |
| US7772053B2 (en) | 2006-12-15 | 2010-08-10 | Renesas Technology Corp. | Method for fabrication of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510278A (en) | Method for forming a thin film transistor | |
| JP2924763B2 (ja) | 半導体装置の製造方法 | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| US5674770A (en) | Method of fabricating an SRAM device with a self-aligned thin film transistor structure | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3153911B2 (ja) | 半導体装置の製法 | |
| JPH07153956A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100541800B1 (ko) | 반도체 소자 제조방법 | |
| US5985712A (en) | Method of fabricating field effect transistor with an LDD structure | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JPH0621457A (ja) | 半導体装置の製造方法 | |
| JPH05190856A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR890001957B1 (ko) | 디램셀의 제조방법 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JP2874062B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5834342A (en) | Self-aligned silicidation of TFT source-drain region | |
| JPH04321271A (ja) | 半導体装置 | |
| JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH05275697A (ja) | 半導体装置 | |
| KR930009590B1 (ko) | 고집적모스 소자의 커패시터 제조방법 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| KR930009587B1 (ko) | 반도체 메모리 소자 제조방법 | |
| KR930009588B1 (ko) | 반도체 메모리 소자 제조방법 | |
| JP3197669B2 (ja) | 薄膜トランジスタ並びにその製造方法 |