JPH0621457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621457A JPH0621457A JP4175359A JP17535992A JPH0621457A JP H0621457 A JPH0621457 A JP H0621457A JP 4175359 A JP4175359 A JP 4175359A JP 17535992 A JP17535992 A JP 17535992A JP H0621457 A JPH0621457 A JP H0621457A
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Landscapes
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Abstract
(57)【要約】
【構成】下ゲート構造のＴＦＴトランジスタにおいて、
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成される半導体装置の製造方法。１０１は半導体基
板、１０２はシリコン酸化膜、１０３はポリシリコン
膜、１０４はシリコンナイトライド、１０５はポリシリ
コン膜、１０６はシリコン酸化膜、１０７はポリシリコ
ン膜またはアモルファスシリコン膜、１０８はシリコン
酸化膜、１０９はアルミ配線である。シリコンナイトラ
イド１０４をマスクにポリシリコン膜１０３をナイトラ
イド膜１０４のパターンによりアンダーカットが入るよ
うに、エッチングを行う。 【効果】ＳＲＡＭにＴＦＴを用いた場合、ＴＦＴのチャ
ネル部の膜厚を薄くすることにより待機時電流が小さく
かつ、特性のばらつきが小さい。
チャネル部の膜厚がソース・ドレイン部の膜厚より薄く
形成され、かつゲート電極に対してソース・ドレインが
自己整合的に形成され、かつ、オフセットが自己整合的
に形成される半導体装置の製造方法。１０１は半導体基
板、１０２はシリコン酸化膜、１０３はポリシリコン
膜、１０４はシリコンナイトライド、１０５はポリシリ
コン膜、１０６はシリコン酸化膜、１０７はポリシリコ
ン膜またはアモルファスシリコン膜、１０８はシリコン
酸化膜、１０９はアルミ配線である。シリコンナイトラ
イド１０４をマスクにポリシリコン膜１０３をナイトラ
イド膜１０４のパターンによりアンダーカットが入るよ
うに、エッチングを行う。 【効果】ＳＲＡＭにＴＦＴを用いた場合、ＴＦＴのチャ
ネル部の膜厚を薄くすることにより待機時電流が小さく
かつ、特性のばらつきが小さい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＴ
ＦＴトランジスタの構造に関する。
ＦＴトランジスタの構造に関する。
【０００２】
【従来の技術】現在、メモリーの分野で広く使われてい
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起る。
るＳＲＡＭの特徴の一つとして、バッテリーバックアッ
プが可能な低待機時電流があげられる。従来のＳＲＡＭ
では高抵抗負荷型セルを用いてその負荷となるポリシリ
コンの抵抗値を高くすることにより、待機時電流を低く
抑えてきた。ところが、４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求した場合、セル１個当りの待
機時電流は４分の１とする必要があるが、その場合の供
給電流はセルノードリーク電流と同程度またはそれ以下
となるため、情報保持が難しくなり、データ保持特性の
劣化が起る。
【０００３】そこで、高集積化しても待機時電流が低く
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある。
かつデータ保持特性も十分なセルとして登場したのが、
ｐＭＯＳ負荷型セルと呼ばれるものである。これは負荷
となるｐＭＯＳトランジスタをｎＭＯＳトランジスタの
上に積み上げたもので完全ｃＭＯＳ型と比較してもさら
に高集積化がはかれるという利点がある。
【０００４】このｐＭＯＳトランジスタはソース・ドレ
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている（日経マイクロ
デバイス1991年6月号 P.43,44）。
イン・チャネル部を薄膜シリコン層で形成するＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）構造を
取っている。またＳＲＡＭにおいてはメモリーセル設計
上の制約等によりゲート電極が下に位置する下ゲート構
造と呼ばれる構造が広く用いられている（日経マイクロ
デバイス1991年6月号 P.43,44）。
【０００５】この下ゲート構造のＴＦＴトランジスタの
製造方法を図２を用いて説明する。
製造方法を図２を用いて説明する。
【０００６】まず、半導体基板２０１にＣＶＤ法等によ
りシリコン酸化膜２０２を形成（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、不純物を導入後、フォ
トリソグラフィによりポジレジストを用いてエッチング
によりゲート電極２０３を形成する（図２（ｂ））。次
にＣＶＤ法または酸化法によりゲート酸化膜２０４を形
成後、ＣＶＤ法等によりポリシリコン膜２０５を形成
（図２（ｃ））、レジストをマスクに不純物をイオン注
入してソース・ドレイン部２０６を形成する（図２
（ｄ））。このとき不純物をドープしていない２０７は
チャネル部となる。最後に、全面にシリコン酸化膜２０
８を形成後、フッ酸またはフッ酸とフッ化アンモニウム
によるウエットエッチングによりコンタクトの開孔を行
いアルミ配線２０９を形成する（図２（ｅ））。
りシリコン酸化膜２０２を形成（図２（ａ））、ＣＶＤ
法によりポリシリコン膜を形成、不純物を導入後、フォ
トリソグラフィによりポジレジストを用いてエッチング
によりゲート電極２０３を形成する（図２（ｂ））。次
にＣＶＤ法または酸化法によりゲート酸化膜２０４を形
成後、ＣＶＤ法等によりポリシリコン膜２０５を形成
（図２（ｃ））、レジストをマスクに不純物をイオン注
入してソース・ドレイン部２０６を形成する（図２
（ｄ））。このとき不純物をドープしていない２０７は
チャネル部となる。最後に、全面にシリコン酸化膜２０
８を形成後、フッ酸またはフッ酸とフッ化アンモニウム
によるウエットエッチングによりコンタクトの開孔を行
いアルミ配線２０９を形成する（図２（ｅ））。
【０００７】
【発明が解決しようとする課題】ところで、このＴＦＴ
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
をＳＲＡＭのメモリーセルに用いる場合、まず、ＴＦＴ
に要求される特性としてオフ電流の低減がある。これは
先にも述べたＳＲＡＭの待機時電流に直接効いてくる。
このオフ電流を低減する一つの方法としてはＴＦＴのチ
ャネル部の膜厚を薄くすることが非常に効果的である。
【０００８】一方、このＴＦＴのバルク部（ソ−ス・ド
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピード、さらにはメモリセルの安
定性の確保に効いてくる。配線として使用できるシート
抵抗を確保するためには、不純物濃度を増やす方法もあ
るが、ある程度の膜厚も必要である。 また、ソース・
ドレイン部が薄い場合、配線層をつなぐ際のコンタクト
の開孔は直接ドライエッチングは行えないため、下層配
線でつなぐまたは図２の説明で述べたようなウエットエ
ッチングで開孔するという手段をとっていた。
レイン・チャネル部）を配線として使用する場合に、要
求される特性としてはシート抵抗の低減がある。この配
線部の抵抗は回路のスピード、さらにはメモリセルの安
定性の確保に効いてくる。配線として使用できるシート
抵抗を確保するためには、不純物濃度を増やす方法もあ
るが、ある程度の膜厚も必要である。 また、ソース・
ドレイン部が薄い場合、配線層をつなぐ際のコンタクト
の開孔は直接ドライエッチングは行えないため、下層配
線でつなぐまたは図２の説明で述べたようなウエットエ
ッチングで開孔するという手段をとっていた。
【０００９】以上に述べたように、ＴＦＴではチャネル
部は薄く、ＴＦＴのソース・ドレイン部は厚く形成する
のが理想であるのだが従来技術ではソース・ドレイン・
チャネル部を同時に形成しているため、膜厚は同一にな
ってしまう。
部は薄く、ＴＦＴのソース・ドレイン部は厚く形成する
のが理想であるのだが従来技術ではソース・ドレイン・
チャネル部を同時に形成しているため、膜厚は同一にな
ってしまう。
【００１０】また、従来技術ではＴＦＴのソース・ドレ
イン部までの距離、及びオフセット長（ゲート端からソ
ースまたはドレイン端までの距離）は、従来、フォト精
度及び合わせ精度によりばらつきが生じ、その結果、Ｔ
ＦＴ特性にもばらつきが生じていた。
イン部までの距離、及びオフセット長（ゲート端からソ
ースまたはドレイン端までの距離）は、従来、フォト精
度及び合わせ精度によりばらつきが生じ、その結果、Ｔ
ＦＴ特性にもばらつきが生じていた。
【００１１】そこで本発明はこのような諸問題を解決す
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
るもので、その目的とするところはＴＦＴチャネル部を
薄くかつＴＦＴソース・ドレイン部を厚く形成できる下
ゲート構造ＴＦＴトランジスタを供給することにある。
【００１２】かつ、ソース・ドレイン部及びオフセット
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
がゲート電極に対し、自己整合的に形成でき、ばらつき
の少ない下ゲート構造ＴＦＴトランジスタを供給するこ
とにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下ゲート構造のＴＦＴトランジスタにおい
て、半導体基板上に第１絶縁膜を形成する工程、前記第
１絶縁膜上に第１半導体膜を形成する工程、前記第１半
導体膜上に第２絶縁膜を形成後、所望のパターニングを
行う工程、前記パターニングした第２絶縁膜をマスクに
第１半導体膜をパターニングする工程、前記第１及び第
２絶縁膜上に第２半導体膜を異方性装置により形成する
工程、前記第１及び第２半導体膜上に第３絶縁膜を形成
する工程、前記第２絶縁膜、前記第２半導体膜の一部及
び前記第３絶縁膜の一部を除去する工程、前記第１半導
体膜、前記第３絶縁膜上に第３半導体膜を形成する工
程、熱処理を行う工程、からなることを特徴とする。
造方法は、下ゲート構造のＴＦＴトランジスタにおい
て、半導体基板上に第１絶縁膜を形成する工程、前記第
１絶縁膜上に第１半導体膜を形成する工程、前記第１半
導体膜上に第２絶縁膜を形成後、所望のパターニングを
行う工程、前記パターニングした第２絶縁膜をマスクに
第１半導体膜をパターニングする工程、前記第１及び第
２絶縁膜上に第２半導体膜を異方性装置により形成する
工程、前記第１及び第２半導体膜上に第３絶縁膜を形成
する工程、前記第２絶縁膜、前記第２半導体膜の一部及
び前記第３絶縁膜の一部を除去する工程、前記第１半導
体膜、前記第３絶縁膜上に第３半導体膜を形成する工
程、熱処理を行う工程、からなることを特徴とする。
【００１４】また、熱処理工程でレーザーアニール処理
を行うことを特徴とする。
を行うことを特徴とする。
【００１５】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１６】図１は、本発明の実施例を工程順に示す図
である。
である。
【００１７】まず、半導体基板１０１の全面に、ＣＶＤ
法または熱酸化によりシリコン酸化膜１０２を１００〜
１０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０℃でポリシリコン膜１０３
を３０〜３００ｎｍ形成する。続いてポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入、
または熱拡散法により不純物を導入後、ひき続き、シリ
コンナイトライド１０４を全面に５０〜５００ｎｍデポ
する（図１（ａ））。次にフォトリソグラフィによりレ
ジストパターンを形成後、ＣＦ4、ＳＦ6、ＮＦ3等のガ
スを用いたドライエッチングまたは濃いフッ酸溶液（Ｈ
2Ｏ：ＨＦ＝１：１程度）によるウエットエッチングに
よりシリコンナイトライドをパターニングする（図１
（ｂ））。次にシリコンナイトライド１０４をマスクに
ポリシリコン膜１０３を等方性で選択性の高いドライエ
ッチング（ＣＦ4＋Ｏ2等のガス）またはウェットエッチ
ング（ＨＦ＋ＨＮＯ3＋ＣＨ3ＣＯＯＨ等）によりナイト
ライド膜１０４のパターンによりアンダーカットが入る
ように、エッチングを行う（図１（ｃ））。次に、異方
性のＰ−ＣＶＤ等のＣＶＤ装置により、２０〜２９０ｎ
ｍのポリシリコン膜１０５を形成、Ｐ型不純物であるＢ
Ｆ2 +またはＢ+、またはＮ型不純物であるＰ+またはＡｓ
+をドーズ量１×１０14〜１×１０16、エネルギー３０
〜１２０ｋｅｖでイオン注入、または熱拡散法により不
純物を導入する。そのポリシリコン膜１０５の膜厚は前
記ポリシリコン膜１０３より薄いものとする（図１
（ｄ））。次に、ウェット雰囲気中またはドライ雰囲気
中で熱酸化法によりポリシリコン膜上にシリコン酸化膜
１０６を１０〜１００ｎｍ形成する（図１（ｅ））。次
に、熱リン酸（１６０〜１８０℃）によるウエットエッ
チングによりシリコンナイトライド１０４をエッチング
除去すると同時にシリコンナイトライド上部のポリシリ
コン膜１０５を除去する（図１（ｆ））。次に、全面に
ＬＰＣＶＤ法によりモノシランまたはジシランまたはト
リシラン雰囲気中、４００〜６４０℃でポリシリコン膜
またはアモルファスシリコン膜１０７を５〜３００ｎｍ
形成する（図１（ｇ））。その後、熱アニール（７００
〜１０００℃、３０分〜１時間）またはランプアニール
（９００〜１１００℃、１０秒〜３０秒）またはレーザ
ーアニールにより、ポリシリコン膜１０３の不純物をポ
リシリコン膜またはアモルファスシリコン膜１０７の一
部に拡散させＴＦＴのソース・ドレイン部を形成する。
さらにシリコン酸化膜１０８を形成後、ウエットまたは
ドライエッチングによりコンタクトを開孔、アルミ配線
１０９を接続する（図１（ｈ））。
法または熱酸化によりシリコン酸化膜１０２を１００〜
１０００ｎｍ形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０℃でポリシリコン膜１０３
を３０〜３００ｎｍ形成する。続いてポリシリコン膜全
面にＰ型不純物であるＢＦ2 +またはＢ+、またはＮ型不
純物であるＰ+またはＡｓ+をドーズ量１×１０14〜１×
１０16、エネルギー３０〜１２０ｋｅｖでイオン注入、
または熱拡散法により不純物を導入後、ひき続き、シリ
コンナイトライド１０４を全面に５０〜５００ｎｍデポ
する（図１（ａ））。次にフォトリソグラフィによりレ
ジストパターンを形成後、ＣＦ4、ＳＦ6、ＮＦ3等のガ
スを用いたドライエッチングまたは濃いフッ酸溶液（Ｈ
2Ｏ：ＨＦ＝１：１程度）によるウエットエッチングに
よりシリコンナイトライドをパターニングする（図１
（ｂ））。次にシリコンナイトライド１０４をマスクに
ポリシリコン膜１０３を等方性で選択性の高いドライエ
ッチング（ＣＦ4＋Ｏ2等のガス）またはウェットエッチ
ング（ＨＦ＋ＨＮＯ3＋ＣＨ3ＣＯＯＨ等）によりナイト
ライド膜１０４のパターンによりアンダーカットが入る
ように、エッチングを行う（図１（ｃ））。次に、異方
性のＰ−ＣＶＤ等のＣＶＤ装置により、２０〜２９０ｎ
ｍのポリシリコン膜１０５を形成、Ｐ型不純物であるＢ
Ｆ2 +またはＢ+、またはＮ型不純物であるＰ+またはＡｓ
+をドーズ量１×１０14〜１×１０16、エネルギー３０
〜１２０ｋｅｖでイオン注入、または熱拡散法により不
純物を導入する。そのポリシリコン膜１０５の膜厚は前
記ポリシリコン膜１０３より薄いものとする（図１
（ｄ））。次に、ウェット雰囲気中またはドライ雰囲気
中で熱酸化法によりポリシリコン膜上にシリコン酸化膜
１０６を１０〜１００ｎｍ形成する（図１（ｅ））。次
に、熱リン酸（１６０〜１８０℃）によるウエットエッ
チングによりシリコンナイトライド１０４をエッチング
除去すると同時にシリコンナイトライド上部のポリシリ
コン膜１０５を除去する（図１（ｆ））。次に、全面に
ＬＰＣＶＤ法によりモノシランまたはジシランまたはト
リシラン雰囲気中、４００〜６４０℃でポリシリコン膜
またはアモルファスシリコン膜１０７を５〜３００ｎｍ
形成する（図１（ｇ））。その後、熱アニール（７００
〜１０００℃、３０分〜１時間）またはランプアニール
（９００〜１１００℃、１０秒〜３０秒）またはレーザ
ーアニールにより、ポリシリコン膜１０３の不純物をポ
リシリコン膜またはアモルファスシリコン膜１０７の一
部に拡散させＴＦＴのソース・ドレイン部を形成する。
さらにシリコン酸化膜１０８を形成後、ウエットまたは
ドライエッチングによりコンタクトを開孔、アルミ配線
１０９を接続する（図１（ｈ））。
【００１８】上述の工程により出来上がった半導体装置
によれば、チャネル部が薄く形成できるので、 チャネル部ポリシリコン全体に空乏層が広がり移動度
が上がる等の作用により、 トランジスタ特性が向上す
る。
によれば、チャネル部が薄く形成できるので、 チャネル部ポリシリコン全体に空乏層が広がり移動度
が上がる等の作用により、 トランジスタ特性が向上す
る。
【００１９】また、ソース・ドレイン部が厚く形成でき
るので、 ソース・ドレイン部のシート抵抗が下がるため、ＴＦ
Ｔバルク層を配線層として使っても電圧が降下が起きな
い安定なメモリーセルが作れる。
るので、 ソース・ドレイン部のシート抵抗が下がるため、ＴＦ
Ｔバルク層を配線層として使っても電圧が降下が起きな
い安定なメモリーセルが作れる。
【００２０】ソース・ドレイン部に上部配線のため、
下層に一旦落とす必要がなくなりパターンに余裕がで
き、配線に応用が効く。
下層に一旦落とす必要がなくなりパターンに余裕がで
き、配線に応用が効く。
【００２１】ソース・ドレイン部に上部配線接続のた
めのコンタクトを開孔する場合にドライエ ッチング処
理も可能となるため、コンタクトまわりのルールに余裕
が出る。といった効果がある。
めのコンタクトを開孔する場合にドライエ ッチング処
理も可能となるため、コンタクトまわりのルールに余裕
が出る。といった効果がある。
【００２２】また、図１（ｂ）のパターニング寸法、及
び図１（ｃ）のエッチング量を調節することにより、 ソース・ドレイン部をゲート電極に対して自己整合的
に形成できるので、ばらつきが小さいトランジスタを形
成することが出来る。
び図１（ｃ）のエッチング量を調節することにより、 ソース・ドレイン部をゲート電極に対して自己整合的
に形成できるので、ばらつきが小さいトランジスタを形
成することが出来る。
【００２３】と、同様に、 オフセット長がゲート電極に対して自己整合的に形成
できるので、ばらつきが小さくかつリーク電流が小さい
トランジスタを形成できる。
できるので、ばらつきが小さくかつリーク電流が小さい
トランジスタを形成できる。
【００２４】その結果として、 ＳＲＡＭにＴＦＴを用いた場合、待機時電流が小さく
かつ、ばらつきの小さなものが作れる。
かつ、ばらつきの小さなものが作れる。
【００２５】また、ポリシリコン１０３、ポリシリコン
１０７間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 リーク電流の少ないすなわちＳＲＡＭにしたときの待
機時電流が少ないＴＦＴを形成することができる。
１０７間の不純物拡散により、ソース・ドレイン部を形
成する際、レーザーアニール処理を行なうことによりシ
リコンの接合部における結晶欠陥を減少できる。その結
果、 リーク電流の少ないすなわちＳＲＡＭにしたときの待
機時電流が少ないＴＦＴを形成することができる。
【００２６】また、ゲート電極とソース・ドレイン部を
異なった層で形成するので、 異極ゲート構造にすることもできる。
異なった層で形成するので、 異極ゲート構造にすることもできる。
【００２７】なお、本実施例では、ＴＦＴチャネル部に
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
不純物を導入していないが、Ｐ型またはＮ型不純物を導
入しても同様な効果が得られる。
【００２８】また、本実施例ではポリシリコン膜の形成
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中、４００〜
６００℃で形成しても同様な効果が得られる。さらに５
００〜９００℃の熱処理を施しても同様な効果が得られ
る。
をモノシラン雰囲気中６００〜６４０℃で形成したが、
モノシラン雰囲気中、４５０〜６００℃で形成しても同
様な効果が得られる。またジシラン雰囲気中、４００〜
６００℃で形成しても同様な効果が得られる。さらに５
００〜９００℃の熱処理を施しても同様な効果が得られ
る。
【００２９】また、シリコンナイトライド１０４のフォ
トリソグラフィが通常のフォトで難しい場合、エキシマ
レーザー露光あるいはＥＢ露光でパターニングしても同
様な効果が得られる。
トリソグラフィが通常のフォトで難しい場合、エキシマ
レーザー露光あるいはＥＢ露光でパターニングしても同
様な効果が得られる。
【００３０】
【発明の効果】本発明によれば、チャネル部が薄くソー
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
ス・ドレイン部が厚いのでＴＦＴ特性が向上しかつソー
ス・ドレイン部の抵抗が小さく配線に自由のきく下ゲー
ト構造ＴＦＴが供給できる。
【００３１】かつ、ゲート電極に対してソース・ドレイ
ン部およびオフセットが自己整合的に形成できるため特
性のばらつきの小さい下ゲート構造ＴＦＴが提供でき
る。
ン部およびオフセットが自己整合的に形成できるため特
性のばらつきの小さい下ゲート構造ＴＦＴが提供でき
る。
【図１】 本発明半導体装置の製造方法の一実施例を示
す工程順断面図。
す工程順断面図。
【図２】 従来半導体装置の製造方法の一実施例を示す
工程順断面図。
工程順断面図。
１０１、２０１
・・・半導体基板 １０２、１０６、１０８、２０２、２０４、２０８・・
・シリコン酸化膜 １０３、１０５、１０７、２０３、２０５ ・・
・ポリシリコン膜 １０４ ・・・シリ
コンナイトライド ２０６ ・・・ＴＦＴソ
ース・ドレイン部 ２０７ ・・・
ＴＦＴチャネル部 １０９、２０９
・・・アルミ配線
・・・半導体基板 １０２、１０６、１０８、２０２、２０４、２０８・・
・シリコン酸化膜 １０３、１０５、１０７、２０３、２０５ ・・
・ポリシリコン膜 １０４ ・・・シリ
コンナイトライド ２０６ ・・・ＴＦＴソ
ース・ドレイン部 ２０７ ・・・
ＴＦＴチャネル部 １０９、２０９
・・・アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 21/336 // Ｈ０１Ｌ 21/318 Ｍ 7352−4Ｍ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３８１ 9056−4Ｍ 29/78 ３１１ Ｐ
Claims (2)
- 【請求項１】 下ゲート構造のＴＦＴトランジスタにお
いて、半導体基板上に第１絶縁膜を形成する工程、前記
第１絶縁膜上に第１半導体膜を形成する工程、前記第１
半導体膜上に第２絶縁膜を形成後、所望のパターニング
を行う工程、前記パターニングした第２絶縁膜をマスク
に第１半導体膜をパターニングする工程、前記第１及び
第２絶縁膜上に第２半導体膜を異方性装置により形成す
る工程、前記第１及び第２半導体膜上に第３絶縁膜を形
成する工程、前記第２絶縁膜、前記第２半導体膜の一部
及び前記第３絶縁膜の一部を除去する工程、前記第１半
導体膜、前記第３絶縁膜上に第３半導体膜を形成する工
程、熱処理を行う工程、からなることを特徴とする半導
体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、熱処理工程でレーザーアニール処理を行うこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175359A JPH0621457A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175359A JPH0621457A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621457A true JPH0621457A (ja) | 1994-01-28 |
Family
ID=15994702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175359A Pending JPH0621457A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827760A (en) * | 1996-02-12 | 1998-10-27 | Lg Electronics Inc. | Method for fabricating a thin film transistor of a liquid crystal display device |
| JP2016072631A (ja) * | 2014-09-26 | 2016-05-09 | クヮンジュ・インスティテュート・オブ・サイエンス・アンド・テクノロジー | 高品位窒化物系半導体成長方法 |
| JP2025126211A (ja) * | 2009-10-08 | 2025-08-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1992
- 1992-07-02 JP JP4175359A patent/JPH0621457A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827760A (en) * | 1996-02-12 | 1998-10-27 | Lg Electronics Inc. | Method for fabricating a thin film transistor of a liquid crystal display device |
| JP2025126211A (ja) * | 2009-10-08 | 2025-08-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2016072631A (ja) * | 2014-09-26 | 2016-05-09 | クヮンジュ・インスティテュート・オブ・サイエンス・アンド・テクノロジー | 高品位窒化物系半導体成長方法 |
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