JPH06214815A - 直列パリティ算出回路 - Google Patents
直列パリティ算出回路Info
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- JPH06214815A JPH06214815A JP5004918A JP491893A JPH06214815A JP H06214815 A JPH06214815 A JP H06214815A JP 5004918 A JP5004918 A JP 5004918A JP 491893 A JP491893 A JP 491893A JP H06214815 A JPH06214815 A JP H06214815A
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Abstract
(57)【要約】
【目的】 ディジタル信号伝送における伝送路の誤り検
出を行うための、１フレームの（Ｎ−１）ビット（Ｎは
自然数）おきのパリティを簡易な回路規模で算出・記憶
する回路を得る。 【構成】 クロックに同期した直列のディジタル入力列
を直列記憶する蓄積手段と、この蓄積手段を任意の時刻
にリセットするリセット手段と、上記蓄積手段からデー
タを読み出し、パリティ値を計算するパリティ計算手段
と、必要に応じて上記パリティ計算手段の計算結果を直
列記憶する第２の蓄積手段とを備えた。
出を行うための、１フレームの（Ｎ−１）ビット（Ｎは
自然数）おきのパリティを簡易な回路規模で算出・記憶
する回路を得る。 【構成】 クロックに同期した直列のディジタル入力列
を直列記憶する蓄積手段と、この蓄積手段を任意の時刻
にリセットするリセット手段と、上記蓄積手段からデー
タを読み出し、パリティ値を計算するパリティ計算手段
と、必要に応じて上記パリティ計算手段の計算結果を直
列記憶する第２の蓄積手段とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号伝送等
における誤り検出のためのパリティ回路に関するもので
ある。
における誤り検出のためのパリティ回路に関するもので
ある。
【０００２】
【従来の技術】ディジタル信号伝送の伝送路等の誤り検
出を行うため、（Ｎ−１）ビット（但しＮは自然数）お
きのパリティ（以下、これをＢＩＰ−Ｎと表す）を生成
して伝送し、受信側では直列パリティを算出して、伝送
されたパリティと照合し、両者の相違で誤りを検出する
ことが行われている。図８は例えばＣＱ出版社の「実用
電子回路ハンドブック４」（Ｐ．７５、図１−９７）に
示されたパリティを算出する回路の構成図である。図８
において３は直列データ入力端子、４はリセット入力端
子、５はクロック入力端子、７は排他的論理和回路、８
はＤフリップフロップ、２６はパリティ算出回路、２７
は算出パリティ出力端子である。また、図９は図８に示
された従来のパリティ算出回路を用いたＢＩＰ−Ｎ誤り
検出回路の構成図である。図９において１８は誤り検出
信号出力端子、２８は１：Ｎ直列並列変換回路、２９は
パリティ照合回路である。
出を行うため、（Ｎ−１）ビット（但しＮは自然数）お
きのパリティ（以下、これをＢＩＰ−Ｎと表す）を生成
して伝送し、受信側では直列パリティを算出して、伝送
されたパリティと照合し、両者の相違で誤りを検出する
ことが行われている。図８は例えばＣＱ出版社の「実用
電子回路ハンドブック４」（Ｐ．７５、図１−９７）に
示されたパリティを算出する回路の構成図である。図８
において３は直列データ入力端子、４はリセット入力端
子、５はクロック入力端子、７は排他的論理和回路、８
はＤフリップフロップ、２６はパリティ算出回路、２７
は算出パリティ出力端子である。また、図９は図８に示
された従来のパリティ算出回路を用いたＢＩＰ−Ｎ誤り
検出回路の構成図である。図９において１８は誤り検出
信号出力端子、２８は１：Ｎ直列並列変換回路、２９は
パリティ照合回路である。
【０００３】次に図８の回路の動作について説明する。
直列データ列がＤ１、Ｄ２、…、Ｄｍ（ｍ：１フレーム
のデータ数）のように直列データ入力端子３に入力され
る。Ｄフリップフロップ８においてＤ１が入力される直
前にリセット入力端子４から■L■ を入力し、Ｄフリッ
プフロップ８の内容を■L■ にする。Ｄ１とＤフリップ
フロップ８の内容である■L■ が排他的論理和回路７に
入力されると排他的論理和回路７はＤ１を出力し、Ｄフ
リップフロップ８に入力する。次にＤ２とＤフリップフ
ロップ８の内容であるＤ１とが排他的論理和回路７に入
力され、Ｄフリップフロップ８にはＤ１(XOR) Ｄ２（(X
OR) は排他的論理和）が入力される。この操作をＤｍま
で繰り返すとＤフリップフロップ８には直列データ列１
フレームのパリティであるＤ１(XOR) Ｄ２(XOR) …(XO
R) Ｄｍが保持され、算出パリティ出力端子２７に出力
される。
直列データ列がＤ１、Ｄ２、…、Ｄｍ（ｍ：１フレーム
のデータ数）のように直列データ入力端子３に入力され
る。Ｄフリップフロップ８においてＤ１が入力される直
前にリセット入力端子４から■L■ を入力し、Ｄフリッ
プフロップ８の内容を■L■ にする。Ｄ１とＤフリップ
フロップ８の内容である■L■ が排他的論理和回路７に
入力されると排他的論理和回路７はＤ１を出力し、Ｄフ
リップフロップ８に入力する。次にＤ２とＤフリップフ
ロップ８の内容であるＤ１とが排他的論理和回路７に入
力され、Ｄフリップフロップ８にはＤ１(XOR) Ｄ２（(X
OR) は排他的論理和）が入力される。この操作をＤｍま
で繰り返すとＤフリップフロップ８には直列データ列１
フレームのパリティであるＤ１(XOR) Ｄ２(XOR) …(XO
R) Ｄｍが保持され、算出パリティ出力端子２７に出力
される。
【０００４】図９の回路の動作を説明する。直列データ
入力端子３からＤ１、Ｄ２、…、Ｄｍが入力され、ＢＩ
Ｐ−Ｎ誤り検出回路に入力される。また、１：Ｎ直列並
列変換回路２８で下記のようなＮ本の並列データ列に変
換される。 パリティ算出回路２６で上記信号列(1),(2),…,(3)のパ
リティを算出した後、伝送されたパリティと算出したパ
リティとをパリティ照合回路２９で照合する。両者に相
違があれば誤り検出信号出力端子１８からパルスが出力
される。
入力端子３からＤ１、Ｄ２、…、Ｄｍが入力され、ＢＩ
Ｐ−Ｎ誤り検出回路に入力される。また、１：Ｎ直列並
列変換回路２８で下記のようなＮ本の並列データ列に変
換される。 パリティ算出回路２６で上記信号列(1),(2),…,(3)のパ
リティを算出した後、伝送されたパリティと算出したパ
リティとをパリティ照合回路２９で照合する。両者に相
違があれば誤り検出信号出力端子１８からパルスが出力
される。
【０００５】
【発明が解決しようとする課題】上記のような従来の方
式では、直列ディジタル信号列からＢＩＰ−Ｎを算出
し、算出したＢＩＰ−Ｎ信号と受信ＢＩＰ−Ｎ信号とを
照合するために直列並列変換回路を必要とし、またパリ
ティ算出回路とパリティ照合回路がそれぞれＮ個必要に
なり回路規模が大きく複雑になってしまうという課題が
あった。
式では、直列ディジタル信号列からＢＩＰ−Ｎを算出
し、算出したＢＩＰ−Ｎ信号と受信ＢＩＰ−Ｎ信号とを
照合するために直列並列変換回路を必要とし、またパリ
ティ算出回路とパリティ照合回路がそれぞれＮ個必要に
なり回路規模が大きく複雑になってしまうという課題が
あった。
【０００６】本発明はこのような課題を解決するために
なされたもので、ディジタル信号列を直列のままＢＩＰ
−Ｎを算出できる回路、従って算出ＢＩＰ−Ｎと受信し
た直列ＢＩＰ−Ｎ信号列とのパリティの照合ができる回
路を得ることを目的とする。
なされたもので、ディジタル信号列を直列のままＢＩＰ
−Ｎを算出できる回路、従って算出ＢＩＰ−Ｎと受信し
た直列ＢＩＰ−Ｎ信号列とのパリティの照合ができる回
路を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係わる直列パリ
ティ算出回路は、クロックに同期した直列のディジタル
入力列を直列記憶する蓄積手段と、この蓄積手段を任意
の時刻にリセットするリセット手段と、上記蓄積手段か
らデータを読み出し、パリティ値を計算するパリティ計
算手段と、必要に応じて上記パリティ計算手段の計算結
果を直列記憶する第２の蓄積手段とを備えた。
ティ算出回路は、クロックに同期した直列のディジタル
入力列を直列記憶する蓄積手段と、この蓄積手段を任意
の時刻にリセットするリセット手段と、上記蓄積手段か
らデータを読み出し、パリティ値を計算するパリティ計
算手段と、必要に応じて上記パリティ計算手段の計算結
果を直列記憶する第２の蓄積手段とを備えた。
【０００８】
【作用】本発明における直列パリティ算出回路は、入力
ディジタル信号列と、蓄積手段により所定ビット遅れた
直列デジジタル入力との間でパリティ計算され、その結
果が読み出されるか、または必要に応じて直列記憶され
所要時に読み出される。
ディジタル信号列と、蓄積手段により所定ビット遅れた
直列デジジタル入力との間でパリティ計算され、その結
果が読み出されるか、または必要に応じて直列記憶され
所要時に読み出される。
【０００９】
実施例１．本発明の一実施例であるパリティ算出回路と
パリティ照合回路を図に基づいて説明する。図１は本発
明のパリティ算出回路とパリティ照合回路を４ビット毎
・パリティに適用したＢＩＰ−４誤り検出回路の構成図
である。図１において、１はＢＩＰ−４算出回路、２は
ＢＩＰ−４照合回路である。算出回路の構成要素とし
て、６は論理積回路、８〜１１はＤフリップフロップで
４ビットシフトレジスタを構成している。また、照合回
路の構成要素として、１２は制御回路、１３〜１６はＤ
フリップフロップで４ビットシフトレジスタを構成して
いる。１７は照合回路である。このパリティ算出回路１
とパリティ照合回路２の構成で、従来の４組のパリティ
算出回路とパリティ照合回路に代替する機能を持つ。
パリティ照合回路を図に基づいて説明する。図１は本発
明のパリティ算出回路とパリティ照合回路を４ビット毎
・パリティに適用したＢＩＰ−４誤り検出回路の構成図
である。図１において、１はＢＩＰ−４算出回路、２は
ＢＩＰ−４照合回路である。算出回路の構成要素とし
て、６は論理積回路、８〜１１はＤフリップフロップで
４ビットシフトレジスタを構成している。また、照合回
路の構成要素として、１２は制御回路、１３〜１６はＤ
フリップフロップで４ビットシフトレジスタを構成して
いる。１７は照合回路である。このパリティ算出回路１
とパリティ照合回路２の構成で、従来の４組のパリティ
算出回路とパリティ照合回路に代替する機能を持つ。
【００１０】次に図１の回路の動作を図２のタイムチャ
ートに基づいて説明する。まず、パリティ算出回路の動
作を説明する。直列データの１フレームは１２個のデー
タ列Ｄ１〜Ｄ１２から構成されていて、その中のＤ７、
Ｄ８、Ｄ９、Ｄ１０が前フレームのＢＩＰ−４信号列Ｐ
１、Ｐ２、Ｐ３、Ｐ４を意味する。ＢＩＰ−４の算出式
は次の式で表される。 Ｐ１n ＝Ｄ１n-1 (XOR) Ｄ５n-1 (XOR) Ｄ９n-1 (4) Ｐ２n ＝Ｄ２n-1 (XOR) Ｄ６n-1 (XOR) Ｄ10n-1 (5) Ｐ３n ＝Ｄ３n-1 (XOR) Ｄ７n-1 (XOR) Ｄ11n-1 (6) Ｐ４n ＝Ｄ４n-1 (XOR) Ｄ８n-1 (XOR) Ｄ12n-1 (7) ここで (XOR)は従来例でも述べたように、排他的論理輪
を表わす。
ートに基づいて説明する。まず、パリティ算出回路の動
作を説明する。直列データの１フレームは１２個のデー
タ列Ｄ１〜Ｄ１２から構成されていて、その中のＤ７、
Ｄ８、Ｄ９、Ｄ１０が前フレームのＢＩＰ−４信号列Ｐ
１、Ｐ２、Ｐ３、Ｐ４を意味する。ＢＩＰ−４の算出式
は次の式で表される。 Ｐ１n ＝Ｄ１n-1 (XOR) Ｄ５n-1 (XOR) Ｄ９n-1 (4) Ｐ２n ＝Ｄ２n-1 (XOR) Ｄ６n-1 (XOR) Ｄ10n-1 (5) Ｐ３n ＝Ｄ３n-1 (XOR) Ｄ７n-1 (XOR) Ｄ11n-1 (6) Ｐ４n ＝Ｄ４n-1 (XOR) Ｄ８n-1 (XOR) Ｄ12n-1 (7) ここで (XOR)は従来例でも述べたように、排他的論理輪
を表わす。
【００１１】直列データは直列データ入力端子３からＢ
ＩＰ−４誤り検出回路に入力されている。直列データ信
号列の初めのＤ１〜Ｄ４をＤフリップフロップ８に入力
するときＤフリップフロップ１１の内容に影響されない
よう、リセット入力端子４から■L■ を入力し論理積回
路７の出力を■L■ にする。Ｄ１〜Ｄ４と■L■ が排他
的論理和回路７に入力されると出力はＤ１〜Ｄ４にな
り、Ｄフリップフロップ８に順に入力され、Ｄフリップ
フロップ９、１０、１１にシフトしていく。Ｄ５がＤフ
リップフロップ８に入力されるときリセット入力端子４
に■H■ を入力すると、Ｄ５とＤフリップフロップ１１
の内容であるＤ１が排他的論理和回路７に入力され、＊
１（＝Ｄ１(XOR) Ｄ５）を出力し、Ｄフリップフロップ
８に入力される。この操作をＤ８まで続けるとＤフリッ
プフロップ８、９、１０、１１にはそれぞれ＊４（＝Ｄ
４(OXR) Ｄ８）、＊３（＝Ｄ３(XOR) Ｄ７）、＊２（＝
Ｄ２(XOR) Ｄ６）、＊１が保持される。引き続き同様
に、Ｄフリップフロップ１１の内容Ｄ１(XOR) Ｄ５とＤ
９の排他的論理和＃１（＝Ｄ１(XOR) Ｄ５(XOR)Ｄ９）
がＤフリップフロップ８に入力される。Ｄ１２まで繰り
返すと、Ｄフリップフロップ８、９、１０、１１にはＢ
ＩＰ−４の算出結果である＃４（＝Ｄ４(XOR) Ｄ８(XO
R) Ｄ１２）、＃３（＝Ｄ３(XOR) Ｄ７(XOR) Ｄ１
１）、＃２（＝Ｄ２(XOR) Ｄ６(XOR) Ｄ１０）、＃１が
保持される。このようにしてＢＩＰ−４を算出できる。
ＩＰ−４誤り検出回路に入力されている。直列データ信
号列の初めのＤ１〜Ｄ４をＤフリップフロップ８に入力
するときＤフリップフロップ１１の内容に影響されない
よう、リセット入力端子４から■L■ を入力し論理積回
路７の出力を■L■ にする。Ｄ１〜Ｄ４と■L■ が排他
的論理和回路７に入力されると出力はＤ１〜Ｄ４にな
り、Ｄフリップフロップ８に順に入力され、Ｄフリップ
フロップ９、１０、１１にシフトしていく。Ｄ５がＤフ
リップフロップ８に入力されるときリセット入力端子４
に■H■ を入力すると、Ｄ５とＤフリップフロップ１１
の内容であるＤ１が排他的論理和回路７に入力され、＊
１（＝Ｄ１(XOR) Ｄ５）を出力し、Ｄフリップフロップ
８に入力される。この操作をＤ８まで続けるとＤフリッ
プフロップ８、９、１０、１１にはそれぞれ＊４（＝Ｄ
４(OXR) Ｄ８）、＊３（＝Ｄ３(XOR) Ｄ７）、＊２（＝
Ｄ２(XOR) Ｄ６）、＊１が保持される。引き続き同様
に、Ｄフリップフロップ１１の内容Ｄ１(XOR) Ｄ５とＤ
９の排他的論理和＃１（＝Ｄ１(XOR) Ｄ５(XOR)Ｄ９）
がＤフリップフロップ８に入力される。Ｄ１２まで繰り
返すと、Ｄフリップフロップ８、９、１０、１１にはＢ
ＩＰ−４の算出結果である＃４（＝Ｄ４(XOR) Ｄ８(XO
R) Ｄ１２）、＃３（＝Ｄ３(XOR) Ｄ７(XOR) Ｄ１
１）、＃２（＝Ｄ２(XOR) Ｄ６(XOR) Ｄ１０）、＃１が
保持される。このようにしてＢＩＰ−４を算出できる。
【００１２】次に、パリティ照合回路の動作を説明す
る。上記パリティ算出回路により算出できたＢＩＰ−４
と、受信した直列データに含まれているＢＩＰ−４信号
列Ｐ１（＝Ｄ７）、Ｐ２（＝Ｄ８）、Ｐ３（＝Ｄ９）、
Ｐ４（＝Ｄ１０）とを照合する動作について説明する。
直列データの４ビット・パリティのＢＩＰ−４が算出さ
れたら、制御回路１２がＢＩＰ−４信号抽出用の制御ク
ロックを発生し、Ｄフリップフロップ１３〜１６は動作
を開始する。Ｄフリップフロップ１３、１４、１５、１
６にそれぞれ＃４、＃３、＃２、＃１が入力されると、
制御回路１２はクロックをとめて伝送されるＢＩＰ−４
と位相が揃うまでＤフリップフロップ１３〜１６の内容
を保持させておく。位相が揃ったところで再びクロック
を発生して、Ｄフリップフロップ１６から照合回路１７
に算出ＢＩＰ−４である＃１、＃２、＃３、＃４を順に
出力する。照合回路１７には同じタイミングで伝送ＢＩ
Ｐ−４と算出ＢＩＰ−４が１ビットずつ入力される。伝
送の際データ列に誤りが生じていれば両者に相違がみら
れ、照合回路１７は誤り検出信号出力端子１８に、順
に、検出信号列Ａ１、Ａ２、Ａ３、Ａ４を出力する。
る。上記パリティ算出回路により算出できたＢＩＰ−４
と、受信した直列データに含まれているＢＩＰ−４信号
列Ｐ１（＝Ｄ７）、Ｐ２（＝Ｄ８）、Ｐ３（＝Ｄ９）、
Ｐ４（＝Ｄ１０）とを照合する動作について説明する。
直列データの４ビット・パリティのＢＩＰ−４が算出さ
れたら、制御回路１２がＢＩＰ−４信号抽出用の制御ク
ロックを発生し、Ｄフリップフロップ１３〜１６は動作
を開始する。Ｄフリップフロップ１３、１４、１５、１
６にそれぞれ＃４、＃３、＃２、＃１が入力されると、
制御回路１２はクロックをとめて伝送されるＢＩＰ−４
と位相が揃うまでＤフリップフロップ１３〜１６の内容
を保持させておく。位相が揃ったところで再びクロック
を発生して、Ｄフリップフロップ１６から照合回路１７
に算出ＢＩＰ−４である＃１、＃２、＃３、＃４を順に
出力する。照合回路１７には同じタイミングで伝送ＢＩ
Ｐ−４と算出ＢＩＰ−４が１ビットずつ入力される。伝
送の際データ列に誤りが生じていれば両者に相違がみら
れ、照合回路１７は誤り検出信号出力端子１８に、順
に、検出信号列Ａ１、Ａ２、Ａ３、Ａ４を出力する。
【００１３】実施例２．本発明の他の実施例によるＢＩ
Ｐ−４誤り検出回路の構成図を図３に示す。上記実施例
１は直列データに前フレームのＢＩＰ−４も含む場合の
ＢＩＰ−４誤り検出回路であるが、図３は直列データに
前フレームのＢＩＰ−４は含まず、区別されている場合
のＢＩＰ−４誤り検出回路である。
Ｐ−４誤り検出回路の構成図を図３に示す。上記実施例
１は直列データに前フレームのＢＩＰ−４も含む場合の
ＢＩＰ−４誤り検出回路であるが、図３は直列データに
前フレームのＢＩＰ−４は含まず、区別されている場合
のＢＩＰ−４誤り検出回路である。
【００１４】次に、図３の回路の動作を図４のタイムチ
ャートに基づいて説明する。Ｄフリップフロップ８、
９、１０、１１に＃４、＃３、＃２、＃１が入力される
ところまでは実施例１の回路の動作と同じである。この
後Ｄフリップフロップ１１が＃１を出力するのである
が、＃１の位相と伝送されたＢＩＰ−４のＰ１の位相が
揃っているので、このタイミングで照合回路１７へ＃１
を出力すればよい。実施例１のようにもう１つ別のシフ
トレジスタを用意して算出ＢＩＰ−４を保存し、伝送さ
れたとＢＩＰ−４位相を合わせる必要はない。照合回路
１７には同じタイミングで伝送ＢＩＰ−４と算出ＢＩＰ
−４が１ビットずつ入力される。伝送誤り等で両者に相
違があれば、照合回路１７は誤り検出信号出力端子１８
に検出信号列Ａ１、Ａ２、Ａ３、Ａ４を出力する。
ャートに基づいて説明する。Ｄフリップフロップ８、
９、１０、１１に＃４、＃３、＃２、＃１が入力される
ところまでは実施例１の回路の動作と同じである。この
後Ｄフリップフロップ１１が＃１を出力するのである
が、＃１の位相と伝送されたＢＩＰ−４のＰ１の位相が
揃っているので、このタイミングで照合回路１７へ＃１
を出力すればよい。実施例１のようにもう１つ別のシフ
トレジスタを用意して算出ＢＩＰ−４を保存し、伝送さ
れたとＢＩＰ−４位相を合わせる必要はない。照合回路
１７には同じタイミングで伝送ＢＩＰ−４と算出ＢＩＰ
−４が１ビットずつ入力される。伝送誤り等で両者に相
違があれば、照合回路１７は誤り検出信号出力端子１８
に検出信号列Ａ１、Ａ２、Ａ３、Ａ４を出力する。
【００１５】実施例３．本発明の更に他の実施例による
ＢＩＰ−４誤り検出回路の構成を図５に示す。図におい
て、１９は直列入力並列出力機能を備えたメモリ、２０
は加算器、２１はメモリ制御回路、２２はメモリであ
る。蓄積・リセット手段をメモリ１９で行っている。こ
の場合、メモリ１９の容量はデータ１フレーム分必要で
ある。
ＢＩＰ−４誤り検出回路の構成を図５に示す。図におい
て、１９は直列入力並列出力機能を備えたメモリ、２０
は加算器、２１はメモリ制御回路、２２はメモリであ
る。蓄積・リセット手段をメモリ１９で行っている。こ
の場合、メモリ１９の容量はデータ１フレーム分必要で
ある。
【００１６】次に図５の回路の動作を図６のタイムチャ
ートに基づいて説明する。１フレームは１２個のデータ
列Ｄ１〜Ｄ１２から構成されている。フレームの始めで
リセット信号入力端子４にリセット信号を入力し、メモ
リ制御回路２１によりアドレスを初期値に戻す。その後
アドレスを操作して、直列データを順にメモリ１９に書
き込む。Ｄ９まで書き込みが終わったときにＤ１，Ｄ
５，Ｄ９を一斉に読みだし、加算器２０に入力すると、
加算器２０の最下位ビットにＢＩＰ−４計算結果があら
われ、これをメモリ２２に書き込む。同様の操作を繰り
返して、メモリ２２には前述した＃１〜＃４を書き込
む。照合は、この書き込まれた算出結果と、伝送データ
との比較になる。即ち、書き込まれた＃１〜＃４を適当
な時期に読み出すようにメモリ制御回路２１で制御し、
照合回路１７で伝送データのＰ１〜Ｐ４と照合して、誤
り検出信号端子１８に検出信号列Ａ１、Ａ２、Ａ３、Ａ
４を出力する。
ートに基づいて説明する。１フレームは１２個のデータ
列Ｄ１〜Ｄ１２から構成されている。フレームの始めで
リセット信号入力端子４にリセット信号を入力し、メモ
リ制御回路２１によりアドレスを初期値に戻す。その後
アドレスを操作して、直列データを順にメモリ１９に書
き込む。Ｄ９まで書き込みが終わったときにＤ１，Ｄ
５，Ｄ９を一斉に読みだし、加算器２０に入力すると、
加算器２０の最下位ビットにＢＩＰ−４計算結果があら
われ、これをメモリ２２に書き込む。同様の操作を繰り
返して、メモリ２２には前述した＃１〜＃４を書き込
む。照合は、この書き込まれた算出結果と、伝送データ
との比較になる。即ち、書き込まれた＃１〜＃４を適当
な時期に読み出すようにメモリ制御回路２１で制御し、
照合回路１７で伝送データのＰ１〜Ｐ４と照合して、誤
り検出信号端子１８に検出信号列Ａ１、Ａ２、Ａ３、Ａ
４を出力する。
【００１７】実施例４．本発明の他のパリティ算出回路
の実施例を説明する。図７は本発明のパリティ算出方式
による直列ディジタル信号列のＢＩＰ−４生成回路であ
る。図７において２３はＢＩＰ−４生成回路、２４はＢ
ＩＰ−４挿入回路、２５は直列データ出力端子である。
こうしてパリティを算出することができる。
の実施例を説明する。図７は本発明のパリティ算出方式
による直列ディジタル信号列のＢＩＰ−４生成回路であ
る。図７において２３はＢＩＰ−４生成回路、２４はＢ
ＩＰ−４挿入回路、２５は直列データ出力端子である。
こうしてパリティを算出することができる。
【００１８】
【発明の効果】以上のように本発明によれば、直列デー
タを並列に変換することなくパリティ値を算出できるの
で、回路規模を縮少できる効果がある。
タを並列に変換することなくパリティ値を算出できるの
で、回路規模を縮少できる効果がある。
【図１】本発明のパリティ算出回路とパリティ照合回路
の実施例であるＢＩＰ−４誤り検出回路の構成図であ
る。
の実施例であるＢＩＰ−４誤り検出回路の構成図であ
る。
【図２】実施例１のＢＩＰ−４誤り検出回路のタイムチ
ャート図である。
ャート図である。
【図３】本発明のパリティ算出回路とパリティ照合回路
の他の実施例であるＢＩＰ−４誤り検出回路の構成図で
ある。
の他の実施例であるＢＩＰ−４誤り検出回路の構成図で
ある。
【図４】実施例２のＢＩＰ−４誤り検出回路のタイムチ
ャート図である。
ャート図である。
【図５】本発明のパリティ算出回路とパリティ照合回路
の他の実施例であるＢＩＰ−４誤り検出回路の構成図で
ある。
の他の実施例であるＢＩＰ−４誤り検出回路の構成図で
ある。
【図６】実施例３のＢＩＰ−４誤り検出回路のタイムチ
ャート図である。
ャート図である。
【図７】実施例４のＢＩＰ−４パリティ算出回路の構成
図である。
図である。
【図８】従来のパリティ生成回路の構成図である。
【図９】図８のパリティ生成回路を用いたＢＩＰ−Ｎ誤
り検出回路である。
り検出回路である。
１ ＢＩＰ−４算出回路 ２ ＢＩＰ−４照合回路 ３ 直列データ入力端子 ４ リセット入力端子 ５ クロック入力端子 ６ 論理積回路 ７ 排他的論理和回路 ８〜１１ Ｄフリップフロップ １２ 制御回路 １３〜１６ Ｄフリップフロップ １７ 照合回路 １８ 誤り検出信号出力端子 １９ メモリ ２０ 加算回路 ２１ メモリ制御回路 ２２ メモリ ２３ ＢＩＰ−４生成回路 ２４ ＢＩＰ−４挿入回路 ２５ 直列データ出力端子 ２６ パリティ算出回路 ２７ 算出パリティ出力端子 ２８ １：Ｎ直列並列変換回路 ２９ パリティ照合回路
Claims (1)
- 【請求項１】 クロックに同期したディジタル入力列を
直列記憶する蓄積手段と、 上記蓄積手段を任意の時刻にリセットするリセット手段
と、 上記蓄積手段からデータを読み出し、パリティ値を計算
するパリティ計算手段と、 必要に応じて上記パリティ計算手段の計算結果を直列記
憶する第２の蓄積手段とを備えた直列パリティ算出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004918A JPH06214815A (ja) | 1993-01-14 | 1993-01-14 | 直列パリティ算出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004918A JPH06214815A (ja) | 1993-01-14 | 1993-01-14 | 直列パリティ算出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214815A true JPH06214815A (ja) | 1994-08-05 |
Family
ID=11597005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004918A Pending JPH06214815A (ja) | 1993-01-14 | 1993-01-14 | 直列パリティ算出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139702A (ja) * | 1994-11-11 | 1996-05-31 | Nec Corp | 誤り検出回路 |
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
-
1993
- 1993-01-14 JP JP5004918A patent/JPH06214815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139702A (ja) * | 1994-11-11 | 1996-05-31 | Nec Corp | 誤り検出回路 |
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
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