JPH06214934A - プログラム可能な外部記憶制御装置 - Google Patents
プログラム可能な外部記憶制御装置Info
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- JPH06214934A JPH06214934A JP4308353A JP30835392A JPH06214934A JP H06214934 A JPH06214934 A JP H06214934A JP 4308353 A JP4308353 A JP 4308353A JP 30835392 A JP30835392 A JP 30835392A JP H06214934 A JPH06214934 A JP H06214934A
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Abstract
(57)【要約】
【目的】 マイクロプロセッサの介入が最少ですみ且つ
拡張性及び融通性に富んだプログラム可能な外部記憶制
御装置を提供すること。 【構成】 ホスト１０と外部記憶装置１４との間を転送
されるデータの他に、データ転送を制御するプログラム
を記憶するバッファ１６と、このバッファ１６からデー
タ転送制御プログラムを読み出して実行するコントロー
ラ１８と、ホスト１０からのコマンドに応答してバッフ
ァ１６からコントローラ１８へのプログラム読出しを開
始させるマイクロプロセッサ２０とを備えている。コン
トローラ１８は、ホスト−外部記憶装置間のデータ転送
をマイクロプロセッサ２０から独立して制御し、その間
マイクロプロセッサ２０は他のジョブを実行することが
できる。
拡張性及び融通性に富んだプログラム可能な外部記憶制
御装置を提供すること。 【構成】 ホスト１０と外部記憶装置１４との間を転送
されるデータの他に、データ転送を制御するプログラム
を記憶するバッファ１６と、このバッファ１６からデー
タ転送制御プログラムを読み出して実行するコントロー
ラ１８と、ホスト１０からのコマンドに応答してバッフ
ァ１６からコントローラ１８へのプログラム読出しを開
始させるマイクロプロセッサ２０とを備えている。コン
トローラ１８は、ホスト−外部記憶装置間のデータ転送
をマイクロプロセッサ２０から独立して制御し、その間
マイクロプロセッサ２０は他のジョブを実行することが
できる。
Description
【０００１】
【産業上の利用分野】本発明はプログラム可能な外部記
憶制御装置に関し、特にディスク等の外部記憶装置の読
取り及び書込みの動作シーケンスを制御するプログラム
を内部に有する外部記憶制御装置に関する。
憶制御装置に関し、特にディスク等の外部記憶装置の読
取り及び書込みの動作シーケンスを制御するプログラム
を内部に有する外部記憶制御装置に関する。
【０００２】
【従来の技術】計算機システムは一般に大量のデータを
記憶するための外部記憶装置を備えており、その代表的
なものに直接アクセス記憶装置（ＤＡＳＤ）がある。こ
のような計算機システムにおいてホストと外部記憶装置
の間でデータを転送する場合、ホスト及び外部記憶装置
のデータ転送速度が異なっているために、速度整合用の
バッファッを介在させるのが普通である。パーソナル・
コンピュータ・システムを例にとると、ＤＡＳＤとして
使用されるハード・ディスク・ドライブ（ＨＤＤ）とホ
ストの間のデータ転送は３２Ｋ〜２５６Ｋバイト程度の
容量を持ったバッファ（一般にセクタ・バッファと呼ば
れる）を介して行われる。セクタ・バッファは物理的に
はＨＤＤ側に設けられ、ハード・ディスク・コントロー
ラ（ＨＤＣ）がマイクロプロセッサの制御の下にセクタ
・バッファの読取り及び書込みを行うようになってい
る。
記憶するための外部記憶装置を備えており、その代表的
なものに直接アクセス記憶装置（ＤＡＳＤ）がある。こ
のような計算機システムにおいてホストと外部記憶装置
の間でデータを転送する場合、ホスト及び外部記憶装置
のデータ転送速度が異なっているために、速度整合用の
バッファッを介在させるのが普通である。パーソナル・
コンピュータ・システムを例にとると、ＤＡＳＤとして
使用されるハード・ディスク・ドライブ（ＨＤＤ）とホ
ストの間のデータ転送は３２Ｋ〜２５６Ｋバイト程度の
容量を持ったバッファ（一般にセクタ・バッファと呼ば
れる）を介して行われる。セクタ・バッファは物理的に
はＨＤＤ側に設けられ、ハード・ディスク・コントロー
ラ（ＨＤＣ）がマイクロプロセッサの制御の下にセクタ
・バッファの読取り及び書込みを行うようになってい
る。
【０００３】従来は、セクタ・バッファはホストとディ
スクの間を転送されるデータだけを記憶していたが、Ｈ
ＤＤ全体の制御を司るマイクロプロセッサがホスト−デ
ィスク間のデータ転送とは別にセクタ・バッファをアク
セスできるようにした技術もある。例えば、特開平２−
５１７２４号は、ディスク制御装置のファイル・データ
・プロセッサ内に、マイクロプロセッサからのデータバ
ス及びアドレスバスをデータ・バッファＲＡＭに接続す
る経路を設けることを提案している。それによれば、デ
ータ・バッファＲＡＭはディスク・アクセス時のデータ
・バッファとして使用されるほかに、ＳＣＳＩ規格のイ
ンテリジェントなコマンド処理、それに伴う異常処理の
ためのプログラムを記憶したり、マイクロプロセッサの
ワークエリアとして使われたりする。マイクロプロセッ
サはディスクの読取り又は書込みが行われていないとき
にデータ・バッファＲＡＭをアクセスすることができ
る。ファイル・データ・プロセッサに読取り及び書込み
を行わせるためのプログラムはマイクロプロセッサの読
取り専用メモリ（ＲＯＭ）に記憶されている。
スクの間を転送されるデータだけを記憶していたが、Ｈ
ＤＤ全体の制御を司るマイクロプロセッサがホスト−デ
ィスク間のデータ転送とは別にセクタ・バッファをアク
セスできるようにした技術もある。例えば、特開平２−
５１７２４号は、ディスク制御装置のファイル・データ
・プロセッサ内に、マイクロプロセッサからのデータバ
ス及びアドレスバスをデータ・バッファＲＡＭに接続す
る経路を設けることを提案している。それによれば、デ
ータ・バッファＲＡＭはディスク・アクセス時のデータ
・バッファとして使用されるほかに、ＳＣＳＩ規格のイ
ンテリジェントなコマンド処理、それに伴う異常処理の
ためのプログラムを記憶したり、マイクロプロセッサの
ワークエリアとして使われたりする。マイクロプロセッ
サはディスクの読取り又は書込みが行われていないとき
にデータ・バッファＲＡＭをアクセスすることができ
る。ファイル・データ・プロセッサに読取り及び書込み
を行わせるためのプログラムはマイクロプロセッサの読
取り専用メモリ（ＲＯＭ）に記憶されている。
【０００４】データ転送のために、ホスト、ディスク装
置を含む１以上の周辺装置及びマイクロプロセッサが所
定の優先順位に従って１つの共用メモリをアクセスする
ことも知られている。例えば、米国特許第４９８７５３
０号は、マイクロプロセッサ及びバッファ・メモリを含
む１台の入出力制御装置が複数の入出力デバイス制御装
置を介してそれぞれの入出力装置を制御することによっ
て、それらとホストＣＰＵのメイン・メモリとの間でロ
ーカル・メモリ・バスを介してデータ転送を行うように
したデータ処理システムを開示している。バッファ・メ
モリは、ローカル・メモリ・バスを介して転送されるデ
ータの他に、マイクロプロセッサのプログラムも記憶し
ている。どの装置がバッファ・メモリをアクセスできる
かは、バッファ制御用のゲート・アレイに含まれるアー
ビタが決定する。特開平２−１５８８２４号も共用メモ
リを使用した同様な記憶制御装置を開示している。共用
メモリは、マイクロプロセッサ・データ記憶領域、ディ
スク・データ記憶領域及びホスト・データ記憶領域に分
けられ、所定の優先順位に従って各記憶領域が選択的に
アクセスされる。
置を含む１以上の周辺装置及びマイクロプロセッサが所
定の優先順位に従って１つの共用メモリをアクセスする
ことも知られている。例えば、米国特許第４９８７５３
０号は、マイクロプロセッサ及びバッファ・メモリを含
む１台の入出力制御装置が複数の入出力デバイス制御装
置を介してそれぞれの入出力装置を制御することによっ
て、それらとホストＣＰＵのメイン・メモリとの間でロ
ーカル・メモリ・バスを介してデータ転送を行うように
したデータ処理システムを開示している。バッファ・メ
モリは、ローカル・メモリ・バスを介して転送されるデ
ータの他に、マイクロプロセッサのプログラムも記憶し
ている。どの装置がバッファ・メモリをアクセスできる
かは、バッファ制御用のゲート・アレイに含まれるアー
ビタが決定する。特開平２−１５８８２４号も共用メモ
リを使用した同様な記憶制御装置を開示している。共用
メモリは、マイクロプロセッサ・データ記憶領域、ディ
スク・データ記憶領域及びホスト・データ記憶領域に分
けられ、所定の優先順位に従って各記憶領域が選択的に
アクセスされる。
【０００５】
【発明が解決しようとする課題】上述のようなバッファ
を介するデータ転送の動作シーケンスは、ＨＤＣ等の制
御装置の論理又はマイクロプロセッサのプログラムによ
り制御されていた。ハードウェア論理による前者の方法
では、制御すべき外部記憶装置に合わせてハードウェア
を設計するため、外部記憶装置が変わると設計をやり直
さなければならず、拡張性や融通性に欠ける。またプロ
グラム制御の場合は、外部記憶装置が変わってもプログ
ラムを書換えるだけで対処できるが、データ転送中はず
っとマイクロプロセッサの介入を必要とするので、その
間マイクロプロセッサは他のジョブを実行できない。従
って、両者の長所を兼ね備えたデータ転送制御手法が望
まれる。
を介するデータ転送の動作シーケンスは、ＨＤＣ等の制
御装置の論理又はマイクロプロセッサのプログラムによ
り制御されていた。ハードウェア論理による前者の方法
では、制御すべき外部記憶装置に合わせてハードウェア
を設計するため、外部記憶装置が変わると設計をやり直
さなければならず、拡張性や融通性に欠ける。またプロ
グラム制御の場合は、外部記憶装置が変わってもプログ
ラムを書換えるだけで対処できるが、データ転送中はず
っとマイクロプロセッサの介入を必要とするので、その
間マイクロプロセッサは他のジョブを実行できない。従
って、両者の長所を兼ね備えたデータ転送制御手法が望
まれる。
【０００６】本発明の目的は、マイクロプロセッサの介
入が最少ですみ且つ拡張性及び融通性に富んだプログラ
ム可能な外部記憶制御装置を提供することにある。
入が最少ですみ且つ拡張性及び融通性に富んだプログラ
ム可能な外部記憶制御装置を提供することにある。
【０００７】本発明の他の目的は、データ転送用のバッ
ファにデータ転送制御プログラムを記憶しておき、それ
をマイクロプロセッサとは別のハードウェア・シーケン
サが読み出して実行する、プログラム可能な外部記憶制
御装置を提供することにある。
ファにデータ転送制御プログラムを記憶しておき、それ
をマイクロプロセッサとは別のハードウェア・シーケン
サが読み出して実行する、プログラム可能な外部記憶制
御装置を提供することにある。
【０００８】本発明の他の目的は、そのような外部記憶
制御装置を含む外部記憶システムを提供することにあ
る。
制御装置を含む外部記憶システムを提供することにあ
る。
【０００９】
【課題を解決するための手段】上述の目的を達成するた
め、本発明に従うプログラム可能な外部記憶制御装置
は、ホストと外部記憶装置との間のデータ転送を制御す
るためのプログラムを記憶すると共に、ホストと外部記
憶装置との間で転送されるデータを一時記憶するバッフ
ァと、該バッファからデータ転送制御プログラムを読み
出して実行することによりホスト−外部記憶装置間のデ
ータ転送を制御する制御手段と、ホストからのコマンド
に応答してこの制御手段にデータ転送制御プログラムの
読出しを開始させるマイクロプロセッサとを具備してい
る。
め、本発明に従うプログラム可能な外部記憶制御装置
は、ホストと外部記憶装置との間のデータ転送を制御す
るためのプログラムを記憶すると共に、ホストと外部記
憶装置との間で転送されるデータを一時記憶するバッフ
ァと、該バッファからデータ転送制御プログラムを読み
出して実行することによりホスト−外部記憶装置間のデ
ータ転送を制御する制御手段と、ホストからのコマンド
に応答してこの制御手段にデータ転送制御プログラムの
読出しを開始させるマイクロプロセッサとを具備してい
る。
【００１０】マイクロプロセッサは自身で実行するプロ
グラムの他に上述のデータ転送制御プログラムを記憶す
るメモリを備えており、初期設定時にこのメモリから上
述のバッファへデータ転送制御プログラムをロードす
る。こうしておけば、制御手段がデータ転送制御プログ
ラムを実行している間に、マイクロプロセッサはサーボ
制御等の別のジョブを並行して実行することができる。
グラムの他に上述のデータ転送制御プログラムを記憶す
るメモリを備えており、初期設定時にこのメモリから上
述のバッファへデータ転送制御プログラムをロードす
る。こうしておけば、制御手段がデータ転送制御プログ
ラムを実行している間に、マイクロプロセッサはサーボ
制御等の別のジョブを並行して実行することができる。
【００１１】
【実施例】本発明に従う外部記憶制御装置を含む計算機
システムの概略構成を図１に示す。本実施例では、外部
記憶装置としてハード・ディスク装置を想定している
が、本発明はバッファを介してホストとの間でデータ転
送を行う外部記憶装置であればどのようなものにも適用
できる。
システムの概略構成を図１に示す。本実施例では、外部
記憶装置としてハード・ディスク装置を想定している
が、本発明はバッファを介してホストとの間でデータ転
送を行う外部記憶装置であればどのようなものにも適用
できる。
【００１２】図１の計算機システムは例えばパーソナル
・コンピュータ・システムでもよく、ホスト１０と、ホ
スト・バス１２を介してホスト１０に接続された外部記
憶システムを含む。図には示していないが、ホスト１０
には表示装置やキーボードなどの他の周辺装置も接続さ
れている。外部記憶システムは、ホスト１０からのコマ
ンドに応答して読取り又は書込みが行われるハード・デ
ィスク装置１４と、ホスト１０からハード・ディスク装
置１４に書込むデータ又はハード・ディスク装置１４か
らホスト１０へ読み取るデータを一時記憶するセクタ・
バッファ１６と、セクタ・バッファ１６を介するデータ
転送を実行するハード・ディスク・コントローラ（ＨＤ
Ｃ）１８と、外部記憶システム全体の制御を司るマイク
ロプロセッサ２０とを備えており、そのうちセクタ・バ
ッファ１６、ＨＤＣ１８及びマイクロプロセッサ２０が
本発明に従う外部記憶制御装置を構成している。以下、
ホスト・バス１２がいわゆるＡＴバスであり、１セクタ
が５１２バイトのデータを含み、１ワードが２バイトか
ら成るパーソナル・コンピュータ・システムを例に取っ
て本発明の外部記憶制御装置について説明するが、本発
明は他の計算機システムでも実施可能なことは勿論であ
る。
・コンピュータ・システムでもよく、ホスト１０と、ホ
スト・バス１２を介してホスト１０に接続された外部記
憶システムを含む。図には示していないが、ホスト１０
には表示装置やキーボードなどの他の周辺装置も接続さ
れている。外部記憶システムは、ホスト１０からのコマ
ンドに応答して読取り又は書込みが行われるハード・デ
ィスク装置１４と、ホスト１０からハード・ディスク装
置１４に書込むデータ又はハード・ディスク装置１４か
らホスト１０へ読み取るデータを一時記憶するセクタ・
バッファ１６と、セクタ・バッファ１６を介するデータ
転送を実行するハード・ディスク・コントローラ（ＨＤ
Ｃ）１８と、外部記憶システム全体の制御を司るマイク
ロプロセッサ２０とを備えており、そのうちセクタ・バ
ッファ１６、ＨＤＣ１８及びマイクロプロセッサ２０が
本発明に従う外部記憶制御装置を構成している。以下、
ホスト・バス１２がいわゆるＡＴバスであり、１セクタ
が５１２バイトのデータを含み、１ワードが２バイトか
ら成るパーソナル・コンピュータ・システムを例に取っ
て本発明の外部記憶制御装置について説明するが、本発
明は他の計算機システムでも実施可能なことは勿論であ
る。
【００１３】図２は上述の外部記憶制御装置をもう少し
詳しく示したものである。図２において、セクタ・バッ
ファ１６はデータ記憶域１６Ａ及び本発明に従って設け
られたプログラム記憶域１６Ｂに分けられている。ワー
ド単位でアクセスされるセクタ・バッファ１６は６４Ｋ
ワード（１２８Ｋバイト）の記憶容量を有し、記憶域１
６Ａおよび１６Ｂはそれぞれ３２Ｋワード（６４Ｋバイ
ト）である。従って、プログラム記憶域１６Ｂの開始ワ
ード・アドレスはＸ‘８０００’になる。Ｘは１６進表
記を意味する。勿論これらの数値は例示に過ぎず、本発
明はそれらに限定されるものではない。マイクロプロセ
ッサ２０は、ランダム・アクセス・メモリ（ＲＡＭ）３
０及び読取専用メモリ（ＲＯＭ）３２を備えており、外
部記憶システム全体を制御するプログラムの他に、セク
タ・バッファ１６を介するデータ転送を制御するための
プログラムをＲＯＭ３２に記憶している。プログラムの
変更を考慮すると、ＲＯＭ３２は取り替え可能なパーツ
であるのが望ましい。
詳しく示したものである。図２において、セクタ・バッ
ファ１６はデータ記憶域１６Ａ及び本発明に従って設け
られたプログラム記憶域１６Ｂに分けられている。ワー
ド単位でアクセスされるセクタ・バッファ１６は６４Ｋ
ワード（１２８Ｋバイト）の記憶容量を有し、記憶域１
６Ａおよび１６Ｂはそれぞれ３２Ｋワード（６４Ｋバイ
ト）である。従って、プログラム記憶域１６Ｂの開始ワ
ード・アドレスはＸ‘８０００’になる。Ｘは１６進表
記を意味する。勿論これらの数値は例示に過ぎず、本発
明はそれらに限定されるものではない。マイクロプロセ
ッサ２０は、ランダム・アクセス・メモリ（ＲＡＭ）３
０及び読取専用メモリ（ＲＯＭ）３２を備えており、外
部記憶システム全体を制御するプログラムの他に、セク
タ・バッファ１６を介するデータ転送を制御するための
プログラムをＲＯＭ３２に記憶している。プログラムの
変更を考慮すると、ＲＯＭ３２は取り替え可能なパーツ
であるのが望ましい。
【００１４】データ転送制御プログラムは、電源投入等
の初期設定時にＲＯＭ３２からセクタ・バッファ１６の
プログラム記憶域１６Ｂにロードされる（いわゆる初期
プログラム・ロード）。プログラム記憶域１６Ｂの開始
アドレスは予め分かっており（上述の例ではＸ‘８００
０’）、マイクロプロセッサ２０はこの開始アドレスか
ら順に１ずつ増分したアドレスをセクタ・バッファ１６
へ送ることによってデータ転送制御プログラムの書込み
を行う。データ転送制御プログラムは、ハード・ディス
ク装置１４からホスト１０への読取りを制御する読取り
制御プログラム、及びホスト１０からハード・ディスク
装置１４への書込みを制御する書込み制御プログラムを
含む。セクタ・バッファ１６のプログラム記憶域１６Ｂ
への書込みの順番はどちらが先でもよいが、本実施例で
は、読取り制御プログラムが最初にプログラム記憶域１
６Ｂの開始アドレスから順に書込まれ、続いて書込み制
御プログラムが例えばアドレスＸ‘９０００’から順に
書込まれるものとする。
の初期設定時にＲＯＭ３２からセクタ・バッファ１６の
プログラム記憶域１６Ｂにロードされる（いわゆる初期
プログラム・ロード）。プログラム記憶域１６Ｂの開始
アドレスは予め分かっており（上述の例ではＸ‘８００
０’）、マイクロプロセッサ２０はこの開始アドレスか
ら順に１ずつ増分したアドレスをセクタ・バッファ１６
へ送ることによってデータ転送制御プログラムの書込み
を行う。データ転送制御プログラムは、ハード・ディス
ク装置１４からホスト１０への読取りを制御する読取り
制御プログラム、及びホスト１０からハード・ディスク
装置１４への書込みを制御する書込み制御プログラムを
含む。セクタ・バッファ１６のプログラム記憶域１６Ｂ
への書込みの順番はどちらが先でもよいが、本実施例で
は、読取り制御プログラムが最初にプログラム記憶域１
６Ｂの開始アドレスから順に書込まれ、続いて書込み制
御プログラムが例えばアドレスＸ‘９０００’から順に
書込まれるものとする。
【００１５】図２において点線で囲んだＨＤＣ１８は、
ホスト・バス１２に接続されたホスト・インターフェー
ス回路２２、セクタ・バッファ１６のアクセスを制御す
るメモリ制御回路２４、ハード・ディスク装置１４に接
続されたディスク・インターフェース回路２６、及びＨ
ＤＣ１８の動作シーケンスを制御するシーケンサ２８で
構成される。このうち、ホスト・インターフェース回路
２２及びディスク・インターフェース回路２６は従来の
ＨＤＣで使用されていたものと同じでよい。ホスト・イ
ンターフェース回路２２は、ホスト・バス１２を介して
ホスト１０との間でコマンドやデータをやり取りするた
めの回路であり、複数のレジスタ及び割込み制御回路を
含む。メモリ制御回路２４は、ホスト・インターフェー
ス回路２２、ディスク・インターフェース回路２６及び
シーケンサ２８に接続されており、セクタ・バッファ１
６とそれらの回路との間のデータ転送を制御する。ディ
スク・インターフェース回路２６は、ハード・ディスク
装置１４とＨＤＣ１８との間で必要な変換及びチェック
を行うための周知の回路を含む。シーケンサ２８は、ハ
ード・ディスク装置１４の読取り又は書込みを行うとき
に、セクタ・バッファ１６のプログラム記憶域１６Ｂに
記憶されているプログラム及び必要なパラメータを読み
出して、マイクロプロセッサ２０から独立してセクタ・
バッファ１６を介するデータ転送を制御する。
ホスト・バス１２に接続されたホスト・インターフェー
ス回路２２、セクタ・バッファ１６のアクセスを制御す
るメモリ制御回路２４、ハード・ディスク装置１４に接
続されたディスク・インターフェース回路２６、及びＨ
ＤＣ１８の動作シーケンスを制御するシーケンサ２８で
構成される。このうち、ホスト・インターフェース回路
２２及びディスク・インターフェース回路２６は従来の
ＨＤＣで使用されていたものと同じでよい。ホスト・イ
ンターフェース回路２２は、ホスト・バス１２を介して
ホスト１０との間でコマンドやデータをやり取りするた
めの回路であり、複数のレジスタ及び割込み制御回路を
含む。メモリ制御回路２４は、ホスト・インターフェー
ス回路２２、ディスク・インターフェース回路２６及び
シーケンサ２８に接続されており、セクタ・バッファ１
６とそれらの回路との間のデータ転送を制御する。ディ
スク・インターフェース回路２６は、ハード・ディスク
装置１４とＨＤＣ１８との間で必要な変換及びチェック
を行うための周知の回路を含む。シーケンサ２８は、ハ
ード・ディスク装置１４の読取り又は書込みを行うとき
に、セクタ・バッファ１６のプログラム記憶域１６Ｂに
記憶されているプログラム及び必要なパラメータを読み
出して、マイクロプロセッサ２０から独立してセクタ・
バッファ１６を介するデータ転送を制御する。
【００１６】ＨＤＣ１８は実際には上述の各回路２２〜
２８の他に、ハード・ディスク装置１４のヘッドを移動
するためのボイス・コイル・モータ（ＶＣＭ）及びディ
スクを回転するためのスピンドル・モータをそれぞれ制
御する公知の回路も含んでいるが、それらは本発明には
関係しないので、図２では省略してある。また図が複雑
になるので示さなかったが、マイクロプロセッサ２０は
シーケンサ２８だけでなく他の全ての回路にも接続され
ている。次に、図３〜図６を参照しながら、ホスト・イ
ンターフェース回路２２、メモリ制御回路２４、ディス
ク・インターフェース回路２６及びシーケンサ２８につ
いてそれぞれ説明する。
２８の他に、ハード・ディスク装置１４のヘッドを移動
するためのボイス・コイル・モータ（ＶＣＭ）及びディ
スクを回転するためのスピンドル・モータをそれぞれ制
御する公知の回路も含んでいるが、それらは本発明には
関係しないので、図２では省略してある。また図が複雑
になるので示さなかったが、マイクロプロセッサ２０は
シーケンサ２８だけでなく他の全ての回路にも接続され
ている。次に、図３〜図６を参照しながら、ホスト・イ
ンターフェース回路２２、メモリ制御回路２４、ディス
ク・インターフェース回路２６及びシーケンサ２８につ
いてそれぞれ説明する。
【００１７】図３に示すホスト・インターフェース回路
２２は上述のように従来と同じものでよく、レジスタ選
択及び割込み制御回路４０によって選択される複数のレ
ジスタ、すなわちセクタ・カウント・レジスタ４２、ア
ドレス・レジスタ４４、コマンド・レジスタ４６及びデ
ータ・レジスタ４８を含む。セクタ・カウント・レジス
タ４２は読取り又は書込みが行われるセクタの数を保持
し、アドレス・レジスタ４４はその開始アドレス（シリ
ンダ番号、ヘッド番号及びセクタ番号からなるいわゆる
相対ブロック・アドレスＲＢＡ）を保持し、コマンド・
レジスタ４６はコマンド・コードを保持し、データ・レ
ジスタ４８はホスト１０からハード・ディスク装置１４
に書き込むデータ又はハード・ディスク装置１４からホ
スト１０に読み出すデータを保持する。これらのレジス
タは、ホスト１０からバス１２を介してレジスタ選択及
び割込み制御回路４０に供給される情報により選択され
る。その時回路４０は特定のレジスタを選択する信号Ｓ
ｉ（ｉ＝１、２、３、・・・）を発生する。また回路４
０は、ホスト１０が１ワード幅のデータ・レジスタ４８
の読取り又は書込みを行うときに、ホスト１０からの入
出力読取り信号ＩＯＲ又は入出力書込み信号ＩＯＷをシ
ーケンサ２８の方へ通し、更にデータ・レジスタ４８の
読取り又は書込みの回数をカウントして、それが２５６
ワード（５１２バイトすなわち１セクタ）に達すると割
込み信号ＩＮＴを発生し、ホスト１０へ送る。ホスト１
０はこの割込み信号ＩＮＴに応答して次のセクタ・デー
タの転送及びＨＤＣ１８の状況読取りを行う。特願平３
−３３７９９５号はこのようなホスト・インターフェー
ス回路の一例を開示している。
２２は上述のように従来と同じものでよく、レジスタ選
択及び割込み制御回路４０によって選択される複数のレ
ジスタ、すなわちセクタ・カウント・レジスタ４２、ア
ドレス・レジスタ４４、コマンド・レジスタ４６及びデ
ータ・レジスタ４８を含む。セクタ・カウント・レジス
タ４２は読取り又は書込みが行われるセクタの数を保持
し、アドレス・レジスタ４４はその開始アドレス（シリ
ンダ番号、ヘッド番号及びセクタ番号からなるいわゆる
相対ブロック・アドレスＲＢＡ）を保持し、コマンド・
レジスタ４６はコマンド・コードを保持し、データ・レ
ジスタ４８はホスト１０からハード・ディスク装置１４
に書き込むデータ又はハード・ディスク装置１４からホ
スト１０に読み出すデータを保持する。これらのレジス
タは、ホスト１０からバス１２を介してレジスタ選択及
び割込み制御回路４０に供給される情報により選択され
る。その時回路４０は特定のレジスタを選択する信号Ｓ
ｉ（ｉ＝１、２、３、・・・）を発生する。また回路４
０は、ホスト１０が１ワード幅のデータ・レジスタ４８
の読取り又は書込みを行うときに、ホスト１０からの入
出力読取り信号ＩＯＲ又は入出力書込み信号ＩＯＷをシ
ーケンサ２８の方へ通し、更にデータ・レジスタ４８の
読取り又は書込みの回数をカウントして、それが２５６
ワード（５１２バイトすなわち１セクタ）に達すると割
込み信号ＩＮＴを発生し、ホスト１０へ送る。ホスト１
０はこの割込み信号ＩＮＴに応答して次のセクタ・デー
タの転送及びＨＤＣ１８の状況読取りを行う。特願平３
−３３７９９５号はこのようなホスト・インターフェー
ス回路の一例を開示している。
【００１８】図３には、本発明の理解に必要な４つのレ
ジスタしか示していないが、実際には、ＡＴインターフ
ェースの規格案であるＡＴアタッチメントに記載されて
いるように、状況レジスタを含むもっと多くのレジスタ
が設けられている。
ジスタしか示していないが、実際には、ＡＴインターフ
ェースの規格案であるＡＴアタッチメントに記載されて
いるように、状況レジスタを含むもっと多くのレジスタ
が設けられている。
【００１９】図４に示すメモリ制御回路２４は、セクタ
・バッファ１６の１ワード幅のデータ・バス５２に接続
された３つの先入れ先出し式バッファ（ＦＩＦＯ）５
４、５６及び５８、１バイト幅のアドレス・バス６０に
接続された３つのアドレス・カウンタ６２、６４及び６
６、並びにマイクロプロセッサ２０によって起動される
メモリ・タイミング制御回路６８を含む。ホストＦＩＦ
Ｏ５４は、ホスト・インターフェース回路２２とセクタ
・バッファ１６との間に接続され、ディスクＦＩＦＯ５
６はディスク・インターフェース回路２６とセクタ・バ
ッファ１６との間に接続され、シーケンサＦＩＦＯ５８
はシーケンサ２８とセクタ・バッファ１６との間に接続
される。これら３つのＦＩＦＯ５４、５６及び５８は速
度整合用のバッファであり、従ってホスト１０、ハード
・ディスク装置１４及びシーケンサ２８のそれぞれのデ
ータ転送速度に応じた容量を持っているのが望ましい。
一般に、データ転送速度はホスト１０が最も速く、シー
ケンサ２８がそれに続き、ハード・ディスク装置１４が
最も遅い。本実施例では、ホストＦＩＦＯ５４は８ワー
ド、シーケンサＦＩＦＯ２８は６ワード、そしてディス
クＦＩＦＯ５６は８バイトの容量を持っている。勿論こ
れらの容量値は一例に過ぎず、本発明はそれらに限定さ
れない。
・バッファ１６の１ワード幅のデータ・バス５２に接続
された３つの先入れ先出し式バッファ（ＦＩＦＯ）５
４、５６及び５８、１バイト幅のアドレス・バス６０に
接続された３つのアドレス・カウンタ６２、６４及び６
６、並びにマイクロプロセッサ２０によって起動される
メモリ・タイミング制御回路６８を含む。ホストＦＩＦ
Ｏ５４は、ホスト・インターフェース回路２２とセクタ
・バッファ１６との間に接続され、ディスクＦＩＦＯ５
６はディスク・インターフェース回路２６とセクタ・バ
ッファ１６との間に接続され、シーケンサＦＩＦＯ５８
はシーケンサ２８とセクタ・バッファ１６との間に接続
される。これら３つのＦＩＦＯ５４、５６及び５８は速
度整合用のバッファであり、従ってホスト１０、ハード
・ディスク装置１４及びシーケンサ２８のそれぞれのデ
ータ転送速度に応じた容量を持っているのが望ましい。
一般に、データ転送速度はホスト１０が最も速く、シー
ケンサ２８がそれに続き、ハード・ディスク装置１４が
最も遅い。本実施例では、ホストＦＩＦＯ５４は８ワー
ド、シーケンサＦＩＦＯ２８は６ワード、そしてディス
クＦＩＦＯ５６は８バイトの容量を持っている。勿論こ
れらの容量値は一例に過ぎず、本発明はそれらに限定さ
れない。
【００２０】３つのＦＩＦＯのうち、ホストＦＩＦＯ５
４及びシーケンサＦＩＦＯ５８はワード単位でアクセス
されるが、ディスクＦＩＦＯ５６はディスク・インター
フェース回路２６との間のバス５９が１バイト幅のため
基本的にバイト単位でアクセスされる。しかし、セクタ
・バッファ１６とディスクＦＩＦＯ５６との間の転送は
ワード単位で行われるので、ディスクＦＩＦＯ５６はデ
ータ・バス５２との接続部にバイト／ワード変換回路５
７を備えている。この変換回路５７は、セクタ・バッフ
ァ１６からディスクＦＩＦＯ５６に書込むときは、セク
タ・バッファ１６からの各ワードを２バイトに分割し、
ディスクＦＩＦＯ５６からセクタ・バッファ１６に書込
むときは、連続する２バイトを１ワードに組み立て、デ
ータ・バス５２へ出力する。データ・バス５２及びアド
レス・バス６０はマイクロプロセッサ２０にも接続され
ており、マイクロプロセッサ２０がセクタ・バッファ１
６を直接アクセスできるようになっている。これは、初
期設定時にマイクロプロセッサ２０のＲＯＭ３２からセ
クタ・バッファ１６のプログラム記憶域１６Ｂにデータ
転送制御プログラムをロードするのに必要である。
４及びシーケンサＦＩＦＯ５８はワード単位でアクセス
されるが、ディスクＦＩＦＯ５６はディスク・インター
フェース回路２６との間のバス５９が１バイト幅のため
基本的にバイト単位でアクセスされる。しかし、セクタ
・バッファ１６とディスクＦＩＦＯ５６との間の転送は
ワード単位で行われるので、ディスクＦＩＦＯ５６はデ
ータ・バス５２との接続部にバイト／ワード変換回路５
７を備えている。この変換回路５７は、セクタ・バッフ
ァ１６からディスクＦＩＦＯ５６に書込むときは、セク
タ・バッファ１６からの各ワードを２バイトに分割し、
ディスクＦＩＦＯ５６からセクタ・バッファ１６に書込
むときは、連続する２バイトを１ワードに組み立て、デ
ータ・バス５２へ出力する。データ・バス５２及びアド
レス・バス６０はマイクロプロセッサ２０にも接続され
ており、マイクロプロセッサ２０がセクタ・バッファ１
６を直接アクセスできるようになっている。これは、初
期設定時にマイクロプロセッサ２０のＲＯＭ３２からセ
クタ・バッファ１６のプログラム記憶域１６Ｂにデータ
転送制御プログラムをロードするのに必要である。
【００２１】ＦＩＦＯ５４、５６及び５８は、よく知ら
れているように、それぞれの読取りポインタＲＰ及び書
込みポインタＷＰによりアクセスされる。各ポインタは
循環式になっており、関連するＦＩＦＯの最大アドレス
に達した後は０に戻る。各ＦＩＦＯは、ＲＰ＝ＷＰ及び
ＲＰ＝ＷＰ＋１でない限り、ＲＰを用いた読取り及びＷ
Ｐを用いた書込みを同時に行うことができる。ＲＰ＝Ｗ
Ｐは読み取るべきデータがＦＩＦＯにないことを示し、
従ってその場合は書込みだけが許される。ＲＰ＝ＷＰ＋
１はＦＩＦＯがまだ読み取っていないデータで一杯にな
っていることを示し、従って読取りだけが許される。こ
れらの条件はメモリ・タイミング制御回路６８によりチ
ェックされる。
れているように、それぞれの読取りポインタＲＰ及び書
込みポインタＷＰによりアクセスされる。各ポインタは
循環式になっており、関連するＦＩＦＯの最大アドレス
に達した後は０に戻る。各ＦＩＦＯは、ＲＰ＝ＷＰ及び
ＲＰ＝ＷＰ＋１でない限り、ＲＰを用いた読取り及びＷ
Ｐを用いた書込みを同時に行うことができる。ＲＰ＝Ｗ
Ｐは読み取るべきデータがＦＩＦＯにないことを示し、
従ってその場合は書込みだけが許される。ＲＰ＝ＷＰ＋
１はＦＩＦＯがまだ読み取っていないデータで一杯にな
っていることを示し、従って読取りだけが許される。こ
れらの条件はメモリ・タイミング制御回路６８によりチ
ェックされる。
【００２２】ＲＰ及びＷＰへの増分信号（＋１）はメモ
リ・タイミング制御回路６８の他に関連する回路からも
供給される。メモリ・タイミング制御回路６８からの増
分信号は図４では簡単のため１つしか示していないが、
実際には、それぞれのＲＰ及びＷＰに対して個別に増分
信号が印加されるようになっている。ＲＰ及びＷＰは、
関連するＦＩＦＯとセクタ・バッファ１６との間の転送
の場合はメモリ・タイミング制御回路６８からの個別の
増分信号により増分され、各ＦＩＦＯと関連する回路と
の間の転送の場合は、それぞれの関連回路からの増分信
号により増分される。例えば、ＲＰ７０はホストＦＩＦ
Ｏ５４の内容をホスト・インターフェース回路２２へ読
出すときに図３のレジスタ選択及び割込み制御回路４０
からの入出力読取り信号ＩＯＲにより増分され、ＷＰ７
２はホスト・インターフェース回路２２からのデータを
ＦＩＦＯ５４に書込むときに入出力書込み信号ＩＯＷに
より増分される。同様に、ＲＰ７４及びＷＰ７６は、デ
ィスクＦＩＦＯ５６とディスク・インターフェース回路
２６との間の転送の場合にディスク・インターフェース
回路２６からのバイト信号により増分され、ＲＰ７８及
びＷＰ８０は、シーケンサＦＩＦＯ５８とシーケンサ２
８との間の転送の場合にシーケンサ２８からの増分信号
により増分される。
リ・タイミング制御回路６８の他に関連する回路からも
供給される。メモリ・タイミング制御回路６８からの増
分信号は図４では簡単のため１つしか示していないが、
実際には、それぞれのＲＰ及びＷＰに対して個別に増分
信号が印加されるようになっている。ＲＰ及びＷＰは、
関連するＦＩＦＯとセクタ・バッファ１６との間の転送
の場合はメモリ・タイミング制御回路６８からの個別の
増分信号により増分され、各ＦＩＦＯと関連する回路と
の間の転送の場合は、それぞれの関連回路からの増分信
号により増分される。例えば、ＲＰ７０はホストＦＩＦ
Ｏ５４の内容をホスト・インターフェース回路２２へ読
出すときに図３のレジスタ選択及び割込み制御回路４０
からの入出力読取り信号ＩＯＲにより増分され、ＷＰ７
２はホスト・インターフェース回路２２からのデータを
ＦＩＦＯ５４に書込むときに入出力書込み信号ＩＯＷに
より増分される。同様に、ＲＰ７４及びＷＰ７６は、デ
ィスクＦＩＦＯ５６とディスク・インターフェース回路
２６との間の転送の場合にディスク・インターフェース
回路２６からのバイト信号により増分され、ＲＰ７８及
びＷＰ８０は、シーケンサＦＩＦＯ５８とシーケンサ２
８との間の転送の場合にシーケンサ２８からの増分信号
により増分される。
【００２３】アドレス・カウンタ６２、６４及び６６
は、セクタ・バッファ１６をアドレス指定するのに用い
る。本実施例では、セクタ・バッファ１６の容量は６４
Ｋワードであるから、それを完全にアドレス指定するた
めには１６ビットのアドレスが必要であり、従って各ア
ドレス・カウンタも１６ビット幅になっている。１６ビ
ットのアドレスは、上位８ビットからなる行アドレス及
び下位８ビットからなる列アドレスに分けて８ビット幅
のアドレス・バス６０に出力される。メモリ・タイミン
グ制御回路６８からの行アドレス選択信号ＲＡＳ及び列
アドレス選択信号ＣＡＳは、アドレス・バス６０に乗っ
ているのがいずれのアドレスであるかを示す。各アドレ
ス・カウンタは、関連するＦＩＦＯとセクタ・バッファ
１６との間でデータを転送するときに、メモリ・タイミ
ング制御回路６８からの制御信号により付勢及び増分さ
れる。このときメモリ・タイミング制御回路６８は、セ
クタ・バッファ１６の読取りを行う場合はＲ／Ｗ信号を
ハイにし、書込みを行う場合はローにする。また、メモ
リ・タイミング制御回路６８はそれぞれのＲＰ及びＷＰ
の内容を常時チェックしており、それらに基づいてセク
タ・バッファ１６のアクセス・タイミングを決定する。
次に、図７を参照しながらセクタ・バッファ１６のアク
セス・タイミングについて説明する。
は、セクタ・バッファ１６をアドレス指定するのに用い
る。本実施例では、セクタ・バッファ１６の容量は６４
Ｋワードであるから、それを完全にアドレス指定するた
めには１６ビットのアドレスが必要であり、従って各ア
ドレス・カウンタも１６ビット幅になっている。１６ビ
ットのアドレスは、上位８ビットからなる行アドレス及
び下位８ビットからなる列アドレスに分けて８ビット幅
のアドレス・バス６０に出力される。メモリ・タイミン
グ制御回路６８からの行アドレス選択信号ＲＡＳ及び列
アドレス選択信号ＣＡＳは、アドレス・バス６０に乗っ
ているのがいずれのアドレスであるかを示す。各アドレ
ス・カウンタは、関連するＦＩＦＯとセクタ・バッファ
１６との間でデータを転送するときに、メモリ・タイミ
ング制御回路６８からの制御信号により付勢及び増分さ
れる。このときメモリ・タイミング制御回路６８は、セ
クタ・バッファ１６の読取りを行う場合はＲ／Ｗ信号を
ハイにし、書込みを行う場合はローにする。また、メモ
リ・タイミング制御回路６８はそれぞれのＲＰ及びＷＰ
の内容を常時チェックしており、それらに基づいてセク
タ・バッファ１６のアクセス・タイミングを決定する。
次に、図７を参照しながらセクタ・バッファ１６のアク
セス・タイミングについて説明する。
【００２４】図７の（Ａ）は標準的な時分割モードのア
クセスを示したもので、セクタ・バッファ１６の１つの
アクセス・サイクルがホスト相、ディスク相及びシーケ
ンサ相に分けられている。それによれば、最初はホスト
・アドレス・カウンタ６２を用いてホストＦＩＦＯ５４
とセクタ・バッファ１６との間で最大８ワードの転送が
行われ、次にディスク・アドレス・カウンタ６４を用い
てディスクＦＩＦＯ５６とセクタ・バッファ１６との間
で最大５ワードの転送が行われ、最後にシーケンサ・ア
ドレス・カウンタ６６を用いてシーケンサＦＩＦＯ５８
とセクタ・バッファ１６との間で最大６ワードの転送が
行われる。メモリ・タイミング制御回路６８は転送すべ
きデータがなくなるまでこのサイクルを繰り返す。いず
れの相も最初のワード１のアクセス時間が長くなってい
るが、これはページ・モードでアクセスしているからで
ある。すなわち、最初のワードをアクセスするときは関
連するアドレス・カウンタから行アドレス及び列アドレ
スを順次にセクタ・バッファ１６へ供給する必要がある
が、残りのワードは列アドレスだけでアクセスできる。
（Ｂ）はホスト１０のデータ転送速度が速い場合の例
で、８ワードをアクセスするホスト相が１つおきに挿入
されている。
クセスを示したもので、セクタ・バッファ１６の１つの
アクセス・サイクルがホスト相、ディスク相及びシーケ
ンサ相に分けられている。それによれば、最初はホスト
・アドレス・カウンタ６２を用いてホストＦＩＦＯ５４
とセクタ・バッファ１６との間で最大８ワードの転送が
行われ、次にディスク・アドレス・カウンタ６４を用い
てディスクＦＩＦＯ５６とセクタ・バッファ１６との間
で最大５ワードの転送が行われ、最後にシーケンサ・ア
ドレス・カウンタ６６を用いてシーケンサＦＩＦＯ５８
とセクタ・バッファ１６との間で最大６ワードの転送が
行われる。メモリ・タイミング制御回路６８は転送すべ
きデータがなくなるまでこのサイクルを繰り返す。いず
れの相も最初のワード１のアクセス時間が長くなってい
るが、これはページ・モードでアクセスしているからで
ある。すなわち、最初のワードをアクセスするときは関
連するアドレス・カウンタから行アドレス及び列アドレ
スを順次にセクタ・バッファ１６へ供給する必要がある
が、残りのワードは列アドレスだけでアクセスできる。
（Ｂ）はホスト１０のデータ転送速度が速い場合の例
で、８ワードをアクセスするホスト相が１つおきに挿入
されている。
【００２５】時分割モードＡ又はＢにおいて、ホストの
データがなくなるとメモリ・タイミング制御回路６８は
（Ｃ）に示すモードに入り、ディスク相及びシーケンサ
相を交互に繰り返す。また、例えばセクタＩＤを読み出
しているときのように、ディスク・データがない場合
は、メモリ・タイミング制御回路６８はいずれのモード
においてもディスク相のところでセクタ・バッファ１６
のリフレッシュを行う。１９９１年２月刊のIBM Techni
cal Disclosure Bulletin 第３３巻、第９号の１９３〜
１９４頁には、そのようなリフレッシュに適したリフレ
ッシュ制御方式が記載されている。リフレッシュが不要
なスタティックＲＡＭ（ＳＲＡＭ）をセクタ・バッファ
１６に用いてもよいが、ＤＲＡＭに比べてコスト高にな
る。なお、ある相でのアクセス中に前述のＲＰ及びＷＰ
に関する条件からアクセスできなくなった場合は、その
時点でその相でのアクセスを止め、次の相のアクセスに
入る。
データがなくなるとメモリ・タイミング制御回路６８は
（Ｃ）に示すモードに入り、ディスク相及びシーケンサ
相を交互に繰り返す。また、例えばセクタＩＤを読み出
しているときのように、ディスク・データがない場合
は、メモリ・タイミング制御回路６８はいずれのモード
においてもディスク相のところでセクタ・バッファ１６
のリフレッシュを行う。１９９１年２月刊のIBM Techni
cal Disclosure Bulletin 第３３巻、第９号の１９３〜
１９４頁には、そのようなリフレッシュに適したリフレ
ッシュ制御方式が記載されている。リフレッシュが不要
なスタティックＲＡＭ（ＳＲＡＭ）をセクタ・バッファ
１６に用いてもよいが、ＤＲＡＭに比べてコスト高にな
る。なお、ある相でのアクセス中に前述のＲＰ及びＷＰ
に関する条件からアクセスできなくなった場合は、その
時点でその相でのアクセスを止め、次の相のアクセスに
入る。
【００２６】ハード・ディスク装置１４からホスト１０
への読取りを例にとって、セクタ・バッファ１６の時分
割モードのアクセスをもう少し詳しく説明すると、最初
はセクタ・バッファ１６からホストＦＩＦＯに書込むデ
ータがないので、メモリ・タイミング制御回路６８は時
分割モードＣを設定する。ハード・ディスク装置１４か
ら読み取られたデータは、ディスク・インターフェース
回路２６の制御の下にＷＰ７６を順次増分することによ
りディスクＦＩＦＯ５６に１バイトずつ書込まれる。メ
モリ・タイミング制御回路６８は、ＲＰ７４とＷＰ７６
の差が所定値（例えば４）を超えると、ディスク・アド
レス・カウンタ６４を付勢し、セクタ・バッファ１６へ
のＲ／Ｗ信号をローにし、そしてセクタ・バッファ１６
へＲＡＳ及びＣＡＳを順次に送ることによって、ディス
クＦＩＦＯ５６からセクタ・バッファ１６への転送を開
始する。ディスクＦＩＦＯ５６の読取りはメモリ・タイ
ミング制御回路６８からの増分信号でＲＰ７４を１ずつ
増分し、更にバイト／ワード変換回路５７で連続する２
バイトを１ワードに変換することにより行う。ディスク
・インターフェース回路２６からディスクＦＩＦＯ５６
への書込みと、ディスクＦＩＦＯ５６からセクタ・バッ
ファ１６への読取りは、ＲＰ７４及びＷＰ７６の値が前
述の条件を満たしている限り同時に実行することができ
る。
への読取りを例にとって、セクタ・バッファ１６の時分
割モードのアクセスをもう少し詳しく説明すると、最初
はセクタ・バッファ１６からホストＦＩＦＯに書込むデ
ータがないので、メモリ・タイミング制御回路６８は時
分割モードＣを設定する。ハード・ディスク装置１４か
ら読み取られたデータは、ディスク・インターフェース
回路２６の制御の下にＷＰ７６を順次増分することによ
りディスクＦＩＦＯ５６に１バイトずつ書込まれる。メ
モリ・タイミング制御回路６８は、ＲＰ７４とＷＰ７６
の差が所定値（例えば４）を超えると、ディスク・アド
レス・カウンタ６４を付勢し、セクタ・バッファ１６へ
のＲ／Ｗ信号をローにし、そしてセクタ・バッファ１６
へＲＡＳ及びＣＡＳを順次に送ることによって、ディス
クＦＩＦＯ５６からセクタ・バッファ１６への転送を開
始する。ディスクＦＩＦＯ５６の読取りはメモリ・タイ
ミング制御回路６８からの増分信号でＲＰ７４を１ずつ
増分し、更にバイト／ワード変換回路５７で連続する２
バイトを１ワードに変換することにより行う。ディスク
・インターフェース回路２６からディスクＦＩＦＯ５６
への書込みと、ディスクＦＩＦＯ５６からセクタ・バッ
ファ１６への読取りは、ＲＰ７４及びＷＰ７６の値が前
述の条件を満たしている限り同時に実行することができ
る。
【００２７】ディスクＦＩＦＯ５６からセクタ・バッフ
ァ１６に５ワード転送すると、メモリ・タイミング制御
回路６８はセクタ・バッファ１６のアクセスをシーケン
サ相に切り替え、シーケンサ・アドレス・カウンタ６６
を付勢することによって、セクタ・バッファ１６からシ
ーケンサＦＩＦＯ５８への転送を開始する。シーケンサ
・アドレス・カウンタ６６にはプログラム記憶域１６Ｂ
の開始アドレス、すなわち前述の読取り制御プログラム
の最初の命令ワードのアドレスがセットされており、シ
ーケンサ相ではこの最初の命令ワードから６番目の命令
ワードまでが連続的にシーケンサＦＩＦＯ５８に転送さ
れる。メモリ・タイミング制御回路６８は、シーケンサ
・アドレス・カウンタ６６及びＷＰ８０を１ずつ増分し
ていくことによりこの転送を実行する。ＲＰ７８とＷＰ
８０の差が所定の値（例えば３）を超えると、メモリ・
タイミング制御回路６８はシーケンサＦＩＦＯ５８から
シーケンサ２８への転送を開始する。シーケンサ２８は
ＲＰ７８を１ずつ増分することによりシーケンサＦＩＦ
Ｏ５８の読取りを行う。セクタ・バッファ１６からシー
ケンサＦＩＦＯへの６ワードの転送が終ると、メモリ・
タイミング制御回路６８は再びディスク相に切り替え
る。
ァ１６に５ワード転送すると、メモリ・タイミング制御
回路６８はセクタ・バッファ１６のアクセスをシーケン
サ相に切り替え、シーケンサ・アドレス・カウンタ６６
を付勢することによって、セクタ・バッファ１６からシ
ーケンサＦＩＦＯ５８への転送を開始する。シーケンサ
・アドレス・カウンタ６６にはプログラム記憶域１６Ｂ
の開始アドレス、すなわち前述の読取り制御プログラム
の最初の命令ワードのアドレスがセットされており、シ
ーケンサ相ではこの最初の命令ワードから６番目の命令
ワードまでが連続的にシーケンサＦＩＦＯ５８に転送さ
れる。メモリ・タイミング制御回路６８は、シーケンサ
・アドレス・カウンタ６６及びＷＰ８０を１ずつ増分し
ていくことによりこの転送を実行する。ＲＰ７８とＷＰ
８０の差が所定の値（例えば３）を超えると、メモリ・
タイミング制御回路６８はシーケンサＦＩＦＯ５８から
シーケンサ２８への転送を開始する。シーケンサ２８は
ＲＰ７８を１ずつ増分することによりシーケンサＦＩＦ
Ｏ５８の読取りを行う。セクタ・バッファ１６からシー
ケンサＦＩＦＯへの６ワードの転送が終ると、メモリ・
タイミング制御回路６８は再びディスク相に切り替え
る。
【００２８】時分割モードＣでのアクセスの結果、セク
タ・バッファ１６に１セクタ分のデータすなわち５１２
バイトのデータがエラーなしに書込まれると、メモリ・
タイミング制御回路６８はこのデータをホストＦＩＦＯ
５４へ転送するために、シーケンサ相が終了した時点で
時分割モードＡ（又はＢ）に切り替え、ホスト・アドレ
ス・カウンタ６２を付勢することによりセクタ・バッフ
ァ１６からホストＦＩＦＯ５４への転送を開始する。メ
モリ・タイミング制御回路６８は、ホスト・アドレス・
カウンタ６２及びＷＰ７２を１ずつ増分することによっ
てセクタ・バッファ１６からホストＦＩＦＯ６２に８ワ
ードを転送すると、ホスト相からディスク相に切り替え
る。その間にＲＰ７０とＷＰ７２の差が所定の値（例え
ば４）に達すると、メモリ・タイミング制御回路６８は
ホスト・インターフェース回路２２にホストＦＩＦＯ５
４の読取りを指示する。ホスト・インターフェース回路
２２はこれに応答して最初のワードをデータ・レジスタ
４８に転送した後ホスト１０に割込みをかける。ホスト
１０はこの割込みに応答してデータ・レジスタ４８を読
み取るためのコマンドをホスト・インターフェース回路
２２に送る。ホスト・インターフェース回路２２はこの
時ホスト１０から送られてくる入出力読取り信号ＩＯＲ
をＲＰ７０に対する増分信号として用いることによりホ
ストＦＩＦＯ５４からデータ・レジスタ４８に次のワー
ドを読み出し、ホスト１０に割込みをかける。以下、同
様の動作を繰り返す。
タ・バッファ１６に１セクタ分のデータすなわち５１２
バイトのデータがエラーなしに書込まれると、メモリ・
タイミング制御回路６８はこのデータをホストＦＩＦＯ
５４へ転送するために、シーケンサ相が終了した時点で
時分割モードＡ（又はＢ）に切り替え、ホスト・アドレ
ス・カウンタ６２を付勢することによりセクタ・バッフ
ァ１６からホストＦＩＦＯ５４への転送を開始する。メ
モリ・タイミング制御回路６８は、ホスト・アドレス・
カウンタ６２及びＷＰ７２を１ずつ増分することによっ
てセクタ・バッファ１６からホストＦＩＦＯ６２に８ワ
ードを転送すると、ホスト相からディスク相に切り替え
る。その間にＲＰ７０とＷＰ７２の差が所定の値（例え
ば４）に達すると、メモリ・タイミング制御回路６８は
ホスト・インターフェース回路２２にホストＦＩＦＯ５
４の読取りを指示する。ホスト・インターフェース回路
２２はこれに応答して最初のワードをデータ・レジスタ
４８に転送した後ホスト１０に割込みをかける。ホスト
１０はこの割込みに応答してデータ・レジスタ４８を読
み取るためのコマンドをホスト・インターフェース回路
２２に送る。ホスト・インターフェース回路２２はこの
時ホスト１０から送られてくる入出力読取り信号ＩＯＲ
をＲＰ７０に対する増分信号として用いることによりホ
ストＦＩＦＯ５４からデータ・レジスタ４８に次のワー
ドを読み出し、ホスト１０に割込みをかける。以下、同
様の動作を繰り返す。
【００２９】以上のように、時分割モードＡ（又はＢ）
及びＣのアクセス・サイクルを繰り返すことにより、ハ
ード・ディスク装置１４からホスト１０への読取りが行
われる。ホスト１０からハード・ディスク装置１４への
書込みも同様である。シーケンサ２８はシーケンサ相に
おいてセクタ・バッファ１６から読み出されたプログラ
ムを実行することにより、このような読取り及び書込み
を制御する（詳細は後述）。
及びＣのアクセス・サイクルを繰り返すことにより、ハ
ード・ディスク装置１４からホスト１０への読取りが行
われる。ホスト１０からハード・ディスク装置１４への
書込みも同様である。シーケンサ２８はシーケンサ相に
おいてセクタ・バッファ１６から読み出されたプログラ
ムを実行することにより、このような読取り及び書込み
を制御する（詳細は後述）。
【００３０】図５に示すディスク・インターフェース回
路２６は、ディスクＦＩＦＯ５６からの１バイトの並列
データを直列データに変換する並直列変換器８２及びハ
ード・ディスク装置１４からの直列データを１バイトの
並列データに変換する直並列変換器８４を含む。並直列
変換器８２からの直列データはアナログ信号に変換され
た後ハード・ディスク装置１４へ送られ、指定されたセ
クタ位置に順次に書込まれる。直並列変換器８４からの
並列データは、それがセクタＩＤであればＩＤレジスタ
８６へ送られ、通常のセクタ・データであればディスク
ＦＩＦＯ５６及びＥＣＣ回路８８へ送られる。セクタＩ
Ｄは、周知のようにハード・ディスク装置１４において
各セクタの先頭部分に記録されるもので、アドレス・マ
ーク（ＡＭ）及び相対ブロック・アドレス（ＲＢＡ）を
含んでいる。ＩＤレジスタ８６には、アクセスすべきセ
クタのＩＤがマイクロプロセッサ２０によって予めセッ
トされており、エラー検出及び比較器９０は直並列変換
器８４からのセクタＩＤと予めセットされているセクタ
ＩＤとが一致しないか、又は直並列変換器８４からのセ
クタＩＤにエラーがあると、シーケンサ２８にＩＤエラ
ーを知らせる。
路２６は、ディスクＦＩＦＯ５６からの１バイトの並列
データを直列データに変換する並直列変換器８２及びハ
ード・ディスク装置１４からの直列データを１バイトの
並列データに変換する直並列変換器８４を含む。並直列
変換器８２からの直列データはアナログ信号に変換され
た後ハード・ディスク装置１４へ送られ、指定されたセ
クタ位置に順次に書込まれる。直並列変換器８４からの
並列データは、それがセクタＩＤであればＩＤレジスタ
８６へ送られ、通常のセクタ・データであればディスク
ＦＩＦＯ５６及びＥＣＣ回路８８へ送られる。セクタＩ
Ｄは、周知のようにハード・ディスク装置１４において
各セクタの先頭部分に記録されるもので、アドレス・マ
ーク（ＡＭ）及び相対ブロック・アドレス（ＲＢＡ）を
含んでいる。ＩＤレジスタ８６には、アクセスすべきセ
クタのＩＤがマイクロプロセッサ２０によって予めセッ
トされており、エラー検出及び比較器９０は直並列変換
器８４からのセクタＩＤと予めセットされているセクタ
ＩＤとが一致しないか、又は直並列変換器８４からのセ
クタＩＤにエラーがあると、シーケンサ２８にＩＤエラ
ーを知らせる。
【００３１】ＥＣＣ回路８８は周知のエラー訂正論理回
路であって、ハード・ディスク装置１４から読み取った
セクタ・データにエラーがあると、それが訂正可能か否
かに応じて訂正可能エラー信号又は訂正不能エラー信号
を出力し、訂正可能な場合は更にそのエラー位置及びエ
ラー・パターンをそれぞれ示す信号を出力する。これら
の信号に応答してエラーを訂正するのはシーケンサ２８
である。ホスト１０からの書込みの場合は、ＥＣＣ回路
８８はディスクＦＩＦＯ５６から順次に送られてくる５
１２バイトのセクタ・データに対して１１バイトのＥＣ
Ｃコードを生成し、並直列変換器８２に送る。書込みデ
ータのエラー・チェックは行わない。
路であって、ハード・ディスク装置１４から読み取った
セクタ・データにエラーがあると、それが訂正可能か否
かに応じて訂正可能エラー信号又は訂正不能エラー信号
を出力し、訂正可能な場合は更にそのエラー位置及びエ
ラー・パターンをそれぞれ示す信号を出力する。これら
の信号に応答してエラーを訂正するのはシーケンサ２８
である。ホスト１０からの書込みの場合は、ＥＣＣ回路
８８はディスクＦＩＦＯ５６から順次に送られてくる５
１２バイトのセクタ・データに対して１１バイトのＥＣ
Ｃコードを生成し、並直列変換器８２に送る。書込みデ
ータのエラー・チェックは行わない。
【００３２】直並列変換器８４は１バイトの変換が終る
度に線９２へバイト信号を出力する。カウンタ９４はこ
のバイト信号をカウントし、直並列変換器８４からセク
タＩＤが出力されている間（例えば第１バイトから第７
バイトまで）はこのセクタＩＤをＩＤレジスタ８６へロ
ードするための信号を線９６に発生し、それに続く５２
３バイト、すなわち５１２のデータ・バイト及び１１の
ＥＣＣバイトの間は、直並列変換器８４の出力をＥＣＣ
回路８８へロードするための信号を線９８に発生する。
またカウンタ９４は、５１２のデータ・バイトが出力さ
れている間は線１００をハイにし、ＡＮＤゲート１０２
を条件付ける。ＡＮＤゲート１０２の第２の入力は線９
２に接続されており、従ってＡＮＤゲート１０２はハー
ド・ディスク装置１４から５１２バイトのセクタ・デー
タが読み取られている間、線９２上のバイト信号を線１
０４へ通過させる。線１０４上のバイト信号は増分信号
として図４のＷＰ７６に印加される。５１２データ・バ
イトの読取りが終ると、カウンタ９４は線１０６にセク
タ信号を発生し、シーケンサ２８に送る。シーケンサ２
８はこれに応答してセクタ・カウントを更新する。
度に線９２へバイト信号を出力する。カウンタ９４はこ
のバイト信号をカウントし、直並列変換器８４からセク
タＩＤが出力されている間（例えば第１バイトから第７
バイトまで）はこのセクタＩＤをＩＤレジスタ８６へロ
ードするための信号を線９６に発生し、それに続く５２
３バイト、すなわち５１２のデータ・バイト及び１１の
ＥＣＣバイトの間は、直並列変換器８４の出力をＥＣＣ
回路８８へロードするための信号を線９８に発生する。
またカウンタ９４は、５１２のデータ・バイトが出力さ
れている間は線１００をハイにし、ＡＮＤゲート１０２
を条件付ける。ＡＮＤゲート１０２の第２の入力は線９
２に接続されており、従ってＡＮＤゲート１０２はハー
ド・ディスク装置１４から５１２バイトのセクタ・デー
タが読み取られている間、線９２上のバイト信号を線１
０４へ通過させる。線１０４上のバイト信号は増分信号
として図４のＷＰ７６に印加される。５１２データ・バ
イトの読取りが終ると、カウンタ９４は線１０６にセク
タ信号を発生し、シーケンサ２８に送る。シーケンサ２
８はこれに応答してセクタ・カウントを更新する。
【００３３】図６に示すシーケンサ２８は通常の算術論
理演算装置（ＡＬＵ）１１０の他にアドレス生成器１１
２を含む。ＡＬＵ１１０の入力はそれぞれ累算器として
働くＡレジスタ１１４及びＢレジスタ１１６から与えら
れ、その出力は作業レジスタ１１８に供給される。アド
レス生成器１１２の入力はコード・レジスタ１２０及び
図４のシーケンサ・アドレス・カウンタ６６から与えら
れ、その出力はシーケンサ・アドレス・カウンタ６６及
び作業レジスタ選択器１２２に供給される。作業レジス
タ選択器１２２はアドレス生成器１１２からのアドレス
に応答して作業レジスタの１つを選択する。ここで云う
「作業レジスタ」は総称的な名称であって、ＨＤＣ１８
に含まれる全てのレジスタを指している。これは、シー
ケンサ２８がＨＤＣ１８にある任意のレジスタをアクセ
スできること、従ってＨＤＣ１８内の各回路を制御でき
ることを意味する。
理演算装置（ＡＬＵ）１１０の他にアドレス生成器１１
２を含む。ＡＬＵ１１０の入力はそれぞれ累算器として
働くＡレジスタ１１４及びＢレジスタ１１６から与えら
れ、その出力は作業レジスタ１１８に供給される。アド
レス生成器１１２の入力はコード・レジスタ１２０及び
図４のシーケンサ・アドレス・カウンタ６６から与えら
れ、その出力はシーケンサ・アドレス・カウンタ６６及
び作業レジスタ選択器１２２に供給される。作業レジス
タ選択器１２２はアドレス生成器１１２からのアドレス
に応答して作業レジスタの１つを選択する。ここで云う
「作業レジスタ」は総称的な名称であって、ＨＤＣ１８
に含まれる全てのレジスタを指している。これは、シー
ケンサ２８がＨＤＣ１８にある任意のレジスタをアクセ
スできること、従ってＨＤＣ１８内の各回路を制御でき
ることを意味する。
【００３４】Ａレジスタ１１４及びＢレジスタ１１６は
作業レジスタ１１８又は図４のシーケンサＦＩＦＯ５８
からのデータを受け取り、コード・レジスタ１２０はシ
ーケンサＦＩＦＯ５８からのプログラム命令を受け取
る。このプログラム命令はデコーダ１２４でデコードさ
れ、それによりＡＬＵ１１０及びアドレス生成器１１２
に指定された演算を行わせるための制御信号がそれぞれ
線１２６及び１２８に発生される。ＡＬＵ１１０は線１
２６上の制御信号に応答して加算、減算等の算術演算や
ＡＮＤ、ＯＲ等の論理演算を実行する。アドレス生成器
１１２は線１２８上の制御信号に応答して、シーケンサ
・アドレス・カウンタ６６の内容を１だけ増分して書き
戻したり、コード・レジスタ１２０からのプログラム命
令に含まれるアドレスを用いて作業レジスタ１１８のレ
ジスタ・アドレス又はセクタ・バッファ１６からデータ
を取り出すためのアドレスを生成したり、コード・レジ
スタ１２０及びアドレス・カウンタ６６からのアドレス
を加算して新しい命令アドレスを生成したりする。
作業レジスタ１１８又は図４のシーケンサＦＩＦＯ５８
からのデータを受け取り、コード・レジスタ１２０はシ
ーケンサＦＩＦＯ５８からのプログラム命令を受け取
る。このプログラム命令はデコーダ１２４でデコードさ
れ、それによりＡＬＵ１１０及びアドレス生成器１１２
に指定された演算を行わせるための制御信号がそれぞれ
線１２６及び１２８に発生される。ＡＬＵ１１０は線１
２６上の制御信号に応答して加算、減算等の算術演算や
ＡＮＤ、ＯＲ等の論理演算を実行する。アドレス生成器
１１２は線１２８上の制御信号に応答して、シーケンサ
・アドレス・カウンタ６６の内容を１だけ増分して書き
戻したり、コード・レジスタ１２０からのプログラム命
令に含まれるアドレスを用いて作業レジスタ１１８のレ
ジスタ・アドレス又はセクタ・バッファ１６からデータ
を取り出すためのアドレスを生成したり、コード・レジ
スタ１２０及びアドレス・カウンタ６６からのアドレス
を加算して新しい命令アドレスを生成したりする。
【００３５】通常は、セクタ・バッファ１６からシーケ
ンサＦＩＦＯ５８を介してシーケンサ２８へ送られてく
るのはプログラム命令であるが、コード・レジスタ１２
０にロードされた命令がデータの読取りを指定している
と、デコーダ１２４から線１３２に発生されるデータ読
取り信号によりセレクタ１３０が切り替わり、シーケン
サＦＩＦＯ５８からのデータをＡレジスタ１１４及びＢ
レジスタ１１６の方へ通過させる。線１３２上のデータ
読取り信号はメモリ制御回路２４にも送られ、シーケン
サＦＩＦＯ５８の両方のポインタＲＰ７８及びＷＰ８０
をリセットする。
ンサＦＩＦＯ５８を介してシーケンサ２８へ送られてく
るのはプログラム命令であるが、コード・レジスタ１２
０にロードされた命令がデータの読取りを指定している
と、デコーダ１２４から線１３２に発生されるデータ読
取り信号によりセレクタ１３０が切り替わり、シーケン
サＦＩＦＯ５８からのデータをＡレジスタ１１４及びＢ
レジスタ１１６の方へ通過させる。線１３２上のデータ
読取り信号はメモリ制御回路２４にも送られ、シーケン
サＦＩＦＯ５８の両方のポインタＲＰ７８及びＷＰ８０
をリセットする。
【００３６】シーケンサ２８が実行すべきプログラムの
一例として、前述の読取り制御プログラムの流れ図を図
８及び図９に示す。この読取り制御プログラムは、ホス
ト１０から読取りコマンドを受け取ったときにセクタ・
バッファ１６からシーケンサ２８に読み出される。
一例として、前述の読取り制御プログラムの流れ図を図
８及び図９に示す。この読取り制御プログラムは、ホス
ト１０から読取りコマンドを受け取ったときにセクタ・
バッファ１６からシーケンサ２８に読み出される。
【００３７】ホスト１０からの読取りコマンド及び関連
するパラメータ、すなわち読み取るべきセクタの数を示
すセクタ・カウント及び読取りを開始するセクタのアド
レスは、前述の特願平３−３３７９９５号に記載されて
いるようにして、コマンド・レジスタ４６、セクタ・カ
ウント・レジスタ４２及びアドレス・レジスタ４４に受
け取られる。レジスタ選択及び割り込み制御回路４０は
これらの受取りを完了すると、マイクロプロセッサ２０
に割込みをかける。マイクロプロセッサ２０は、レジス
タ選択及び割込み制御回路４０からの割込みに応答して
コマンド・レジスタ４６の内容を取り込み、デコードす
る。デコードの結果、読取りコマンドであることが分か
ると、マイクロプロセッサ２０は、読取り制御プログラ
ムの開始アドレスをシーケンサ・アドレス・カウンタ６
６にロードし、図４のメモリ・タイミング制御回路６８
に起動信号を送ると共に、ホスト・インターフェース回
路２２（図３）のアドレス・レジスタ４４にロードされ
ている開始アドレスに従ったセクタＩＤをディスク・イ
ンターフェース回路２６（図５）のＩＤレジスタ８６に
ロードし、そしてハード・ディスク装置１４の読取りを
開始させる。メモリ・タイミング制御回路６８はマイク
ロプロセッサ２０からの起動信号に応答して、ホスト・
アドレス・カウンタ６２、ディスク・アドレス・カウン
タ６４、並びに全ての読取りポインタＲＰ７０、７４、
７８及び書込みポインタＷＰ７２、７６、８０を０をリ
セットし、前述の時分割モードＣでセクタ・バッファ１
６のアクセスを開始する。
するパラメータ、すなわち読み取るべきセクタの数を示
すセクタ・カウント及び読取りを開始するセクタのアド
レスは、前述の特願平３−３３７９９５号に記載されて
いるようにして、コマンド・レジスタ４６、セクタ・カ
ウント・レジスタ４２及びアドレス・レジスタ４４に受
け取られる。レジスタ選択及び割り込み制御回路４０は
これらの受取りを完了すると、マイクロプロセッサ２０
に割込みをかける。マイクロプロセッサ２０は、レジス
タ選択及び割込み制御回路４０からの割込みに応答して
コマンド・レジスタ４６の内容を取り込み、デコードす
る。デコードの結果、読取りコマンドであることが分か
ると、マイクロプロセッサ２０は、読取り制御プログラ
ムの開始アドレスをシーケンサ・アドレス・カウンタ６
６にロードし、図４のメモリ・タイミング制御回路６８
に起動信号を送ると共に、ホスト・インターフェース回
路２２（図３）のアドレス・レジスタ４４にロードされ
ている開始アドレスに従ったセクタＩＤをディスク・イ
ンターフェース回路２６（図５）のＩＤレジスタ８６に
ロードし、そしてハード・ディスク装置１４の読取りを
開始させる。メモリ・タイミング制御回路６８はマイク
ロプロセッサ２０からの起動信号に応答して、ホスト・
アドレス・カウンタ６２、ディスク・アドレス・カウン
タ６４、並びに全ての読取りポインタＲＰ７０、７４、
７８及び書込みポインタＷＰ７２、７６、８０を０をリ
セットし、前述の時分割モードＣでセクタ・バッファ１
６のアクセスを開始する。
【００３８】ハード・ディスク装置１４から最初に読み
取られるのはセクタＩＤであるから、時分割モードＣに
おいてセクタ・バッファ１６を最初にアクセスするのは
シーケンサ２８である。そのため、メモリ・タイミング
制御回路６８は最初のディスク相の替りにセクタ・バッ
ファ１６のリフレッシュを行った後シーケンサ・アドレ
ス・カウンタ６６に付勢信号を印加し、セクタ・バッフ
ァ１６へのＲ／Ｗ信号をハイにして、読取りが行われる
ことを指示する。シーケンサ・アドレス・カウンタ６６
は、付勢信号により活動化されると、その内容すなわち
読取り制御プログラムの開始アドレスをアドレス・バス
６０へ出力する。セクタ・バッファ１６はプログラム記
憶域１６Ｂから最初の命令ワードを読取り、データ・バ
ス５２へ出力する。シーケンサＦＩＦＯ５８はこの命令
ワードをＷＰ８０（最初は０）によって指定された位置
に書込む。シーケンサＦＩＦＯ５８は、最初の命令ワー
ドだけはＦＩＦＯ５８への書込みと同時にシーケンサ２
８への読取りを行う。次にメモリ・タイミング制御回路
６８はシーケンサ・アドレス・カウンタ６６及びＷＰ８
０をそれぞれ１ずつ増分して、次の命令ワードをセクタ
・バッファ１６からシーケンサＦＩＦＯ５８へ転送させ
る。
取られるのはセクタＩＤであるから、時分割モードＣに
おいてセクタ・バッファ１６を最初にアクセスするのは
シーケンサ２８である。そのため、メモリ・タイミング
制御回路６８は最初のディスク相の替りにセクタ・バッ
ファ１６のリフレッシュを行った後シーケンサ・アドレ
ス・カウンタ６６に付勢信号を印加し、セクタ・バッフ
ァ１６へのＲ／Ｗ信号をハイにして、読取りが行われる
ことを指示する。シーケンサ・アドレス・カウンタ６６
は、付勢信号により活動化されると、その内容すなわち
読取り制御プログラムの開始アドレスをアドレス・バス
６０へ出力する。セクタ・バッファ１６はプログラム記
憶域１６Ｂから最初の命令ワードを読取り、データ・バ
ス５２へ出力する。シーケンサＦＩＦＯ５８はこの命令
ワードをＷＰ８０（最初は０）によって指定された位置
に書込む。シーケンサＦＩＦＯ５８は、最初の命令ワー
ドだけはＦＩＦＯ５８への書込みと同時にシーケンサ２
８への読取りを行う。次にメモリ・タイミング制御回路
６８はシーケンサ・アドレス・カウンタ６６及びＷＰ８
０をそれぞれ１ずつ増分して、次の命令ワードをセクタ
・バッファ１６からシーケンサＦＩＦＯ５８へ転送させ
る。
【００３９】図６に示したシーケンサ２８においては、
線１３２上のデータ信号がローになっているので、セレ
クタ１３０はシーケンサＦＩＦＯ５８からの最初の命令
ワードをコード・レジスタ１２０の方へ通す。デコーダ
１２４はこれをデコードして必要な制御信号を発生する
と共にＲＰ７８を１だけ増分する。これ以降シーケンサ
２８は図８及び図９に示した読取り制御プログラムを順
次に実行していくことになる。次に、この読取り制御プ
ログラムをステップ順に説明する。
線１３２上のデータ信号がローになっているので、セレ
クタ１３０はシーケンサＦＩＦＯ５８からの最初の命令
ワードをコード・レジスタ１２０の方へ通す。デコーダ
１２４はこれをデコードして必要な制御信号を発生する
と共にＲＰ７８を１だけ増分する。これ以降シーケンサ
２８は図８及び図９に示した読取り制御プログラムを順
次に実行していくことになる。次に、この読取り制御プ
ログラムをステップ順に説明する。
【００４０】最初のステップ２０１は、ホスト・インタ
ーフェース回路２２（図３）のセクタ・カウント・レジ
スタ４２及びアドレス・レジスタ４４にロードされてい
るパラメータをプログラム記憶域１６Ｂの特定の記憶位
置に書込む。レジスタ４２及び４４のアドレス並びにパ
ラメータ書込み位置は、プログラム記憶域１６Ｂからシ
ーケンサＦＩＦＯ５８を介してコード・レジスタ１２０
へ送られてくる命令により指定される。デコーダ１２４
はこれらの命令をデコードして、まずシーケンサ・アド
レス・カウンタ６６の内容をセクタ・バッファ１６の所
定の記憶位置に保管する。次に、レジスタ・アドレスを
作業レジスタ選択器１２２へ入力させ、パラメータ書込
み位置のアドレスをシーケンサ・アドレス・カウンタ６
６へロードさせると共に、メモリ・タイミング制御回路
６８に必要な指示を与える。これにより、レジスタ４２
及び４４の内容がシーケンサＦＩＦＯ５８を介してセク
タ・バッファ１６に書込まれる。パラメータの書込みが
終ると、セクタ・バッファ１６に保管しておいた内容を
シーケンサ・アドレス・カウンタ６６に戻す。
ーフェース回路２２（図３）のセクタ・カウント・レジ
スタ４２及びアドレス・レジスタ４４にロードされてい
るパラメータをプログラム記憶域１６Ｂの特定の記憶位
置に書込む。レジスタ４２及び４４のアドレス並びにパ
ラメータ書込み位置は、プログラム記憶域１６Ｂからシ
ーケンサＦＩＦＯ５８を介してコード・レジスタ１２０
へ送られてくる命令により指定される。デコーダ１２４
はこれらの命令をデコードして、まずシーケンサ・アド
レス・カウンタ６６の内容をセクタ・バッファ１６の所
定の記憶位置に保管する。次に、レジスタ・アドレスを
作業レジスタ選択器１２２へ入力させ、パラメータ書込
み位置のアドレスをシーケンサ・アドレス・カウンタ６
６へロードさせると共に、メモリ・タイミング制御回路
６８に必要な指示を与える。これにより、レジスタ４２
及び４４の内容がシーケンサＦＩＦＯ５８を介してセク
タ・バッファ１６に書込まれる。パラメータの書込みが
終ると、セクタ・バッファ１６に保管しておいた内容を
シーケンサ・アドレス・カウンタ６６に戻す。
【００４１】次のステップ２０２は、セクタＩＤのチェ
ックが完了したかどうかを調べる。前述のように、ハー
ド・ディスク装置１４から読み取られたセクタＩＤはデ
ィスク・インターフェース回路２６（図５）のエラー検
出及び比較器９０でチェックされ、その結果が特定の作
業レジスタ（エラー・レジスタ）に書込まれるようにな
っている。従って、シーケンサ２８はエラー・レジスタ
の内容を読み出して、セクタＩＤの読取りがエラーなし
に完了したかどうかを調べる。このチェックはＡＬＵ１
１０で簡単に実行できる。セクタＩＤのチェックが完了
するとステップ２０３に進む。
ックが完了したかどうかを調べる。前述のように、ハー
ド・ディスク装置１４から読み取られたセクタＩＤはデ
ィスク・インターフェース回路２６（図５）のエラー検
出及び比較器９０でチェックされ、その結果が特定の作
業レジスタ（エラー・レジスタ）に書込まれるようにな
っている。従って、シーケンサ２８はエラー・レジスタ
の内容を読み出して、セクタＩＤの読取りがエラーなし
に完了したかどうかを調べる。このチェックはＡＬＵ１
１０で簡単に実行できる。セクタＩＤのチェックが完了
するとステップ２０３に進む。
【００４２】ステップ２０３は、トラックの終り（ＥＯ
Ｔ）に達したかどうか、すなわちステップ２０２でチェ
ックを完了したセクタがトラックの最終セクタかどうか
を調べる。セクタＩＤはＥＯＴフラグを含んでおり、最
終セクタの場合はこのフラグがオンになっている。シー
ケンサ２８はＩＤレジスタ８６の内容をＡＬＵ１１０で
チェックすることによりステップ２０４を実行する。Ｅ
ＯＴに達しているとステップ２０４に進んでマイクロプ
ロセッサ２０に割込みをかけ、当該セクタの終り（ＥＯ
Ｓ）で動作を停止する（ステップ２０５）。実際に停止
するのはセクタ・データの読取りが終ってからである。
そのときマイクロプロセッサはハード・ディスク装置１
４のヘッドを次のトラックへ移動させる。ＥＯＴに達し
ていなければステップ２０６に進む。
Ｔ）に達したかどうか、すなわちステップ２０２でチェ
ックを完了したセクタがトラックの最終セクタかどうか
を調べる。セクタＩＤはＥＯＴフラグを含んでおり、最
終セクタの場合はこのフラグがオンになっている。シー
ケンサ２８はＩＤレジスタ８６の内容をＡＬＵ１１０で
チェックすることによりステップ２０４を実行する。Ｅ
ＯＴに達しているとステップ２０４に進んでマイクロプ
ロセッサ２０に割込みをかけ、当該セクタの終り（ＥＯ
Ｓ）で動作を停止する（ステップ２０５）。実際に停止
するのはセクタ・データの読取りが終ってからである。
そのときマイクロプロセッサはハード・ディスク装置１
４のヘッドを次のトラックへ移動させる。ＥＯＴに達し
ていなければステップ２０６に進む。
【００４３】ステップ２０６は、次のセクタの読取りに
備えて、そのセクタのＩＤをＩＤレジスタ８６にロード
する。これは、ステップ２０１でセクタ・バッファ１６
に書込んでおいたパラメータのうち開始アドレスをシー
ケンサ２８へ読み出して、ＡＬＵ１１０で更新すること
により可能になる。シーケンサ２８は、更新したアドレ
ス（ＲＢＡ）をＩＤレジスタ８６にロードすると共にセ
クタ・バッファ１６に書き戻す。
備えて、そのセクタのＩＤをＩＤレジスタ８６にロード
する。これは、ステップ２０１でセクタ・バッファ１６
に書込んでおいたパラメータのうち開始アドレスをシー
ケンサ２８へ読み出して、ＡＬＵ１１０で更新すること
により可能になる。シーケンサ２８は、更新したアドレ
ス（ＲＢＡ）をＩＤレジスタ８６にロードすると共にセ
クタ・バッファ１６に書き戻す。
【００４４】ステップ２０７は、次のセクタのデータを
セクタ・バッファ１６に書込むときの開始ベース・アド
レスであるディスク開始アドレスＤＳＲを特定の作業レ
ジスタに設定する。次のステップ２０８は、このＤＳＲ
とホスト・アドレス・カウンタ６２の内容ＨＡＣとを比
較する。（シーケンサ２８が読取り制御プログラムを実
行している間、メモリ・タイミング制御回路６８はホス
ト・アドレス・カウンタ６２を用いてセクタ・バッファ
１６からホストＦＩＦＯ５４へのデータ転送を実行して
いる。）ＤＳＲ＝ＨＡＣであれば、セクタ・バッファ１
６からホストＦＩＦＯ５４へ読み出すデータがないこと
を意味するから、その場合はステップ２０９へ進んでマ
イクロプロセッサ２０に割込みをかけ、１セクタ分のデ
ータがセクタ・バッファ１６に書込まれて、ＤＳＲが更
新されるまで待機する。
セクタ・バッファ１６に書込むときの開始ベース・アド
レスであるディスク開始アドレスＤＳＲを特定の作業レ
ジスタに設定する。次のステップ２０８は、このＤＳＲ
とホスト・アドレス・カウンタ６２の内容ＨＡＣとを比
較する。（シーケンサ２８が読取り制御プログラムを実
行している間、メモリ・タイミング制御回路６８はホス
ト・アドレス・カウンタ６２を用いてセクタ・バッファ
１６からホストＦＩＦＯ５４へのデータ転送を実行して
いる。）ＤＳＲ＝ＨＡＣであれば、セクタ・バッファ１
６からホストＦＩＦＯ５４へ読み出すデータがないこと
を意味するから、その場合はステップ２０９へ進んでマ
イクロプロセッサ２０に割込みをかけ、１セクタ分のデ
ータがセクタ・バッファ１６に書込まれて、ＤＳＲが更
新されるまで待機する。
【００４５】ＤＳＲがＨＡＣより大きければステップ２
１０に進み、現セクタのデータ読取りが完了したかどう
かを調べる。これは、カウンタ９４（図５）から線１０
６へ出力されるセクタ信号の状態を調べれば分かる。完
了するとセクタ・カウントを更新した後、ステップ２１
１で作業レジスタ１１８の１つであるエラー・レジスタ
の内容から訂正不能エラーが生じたかどうかをチェック
する。もし生じているとステップ２１２に進んでマイク
ロプロセッサ２０に割込みをかける。
１０に進み、現セクタのデータ読取りが完了したかどう
かを調べる。これは、カウンタ９４（図５）から線１０
６へ出力されるセクタ信号の状態を調べれば分かる。完
了するとセクタ・カウントを更新した後、ステップ２１
１で作業レジスタ１１８の１つであるエラー・レジスタ
の内容から訂正不能エラーが生じたかどうかをチェック
する。もし生じているとステップ２１２に進んでマイク
ロプロセッサ２０に割込みをかける。
【００４６】訂正不能エラーが生じていなければ、ステ
ップ２１３に進んで訂正可能エラーが生じたかどうかを
調べる。これもエラー・レジスタの内容から判断でき
る。もし生じているとステップ２１４に進んで、図５の
ＥＣＣ回路８８から作業レジスタ１１８にロードされて
いるエラー位置データ及びエラー・パターンを用いてエ
ラーを訂正する。エラー位置データはエラーの生じたバ
イトを識別する。従って、シーケンサ２８はエラー訂正
命令に応答してエラー・バイトを含むワードのアドレス
をシーケンサ・アドレス・カウンタ６６にロードする共
に、線１３２を介してメモリ・タイミング制御回路６８
にデータ読取りを知らせる。メモリ・タイミング制御回
路６８はこれに応答してシーケンサＦＩＦＯ５８の両ポ
インタ７８及び８０を０にリセットし、セクタ・バッフ
ァ１６からシーケンサＦＩＦＯ５８への読取りを実行す
る。読み取られたエラー・バイトはセレクタ１３０から
Ｂレジスタ１１６へロードされる。このときＡレジスタ
１１４には対応するエラー・パターンがロードされてお
り、ＡＬＵ１１０はそれらに対して排他的ＯＲ演算を実
行することによりエラーを訂正する。訂正されたバイト
を含むワードはシーケンサＦＩＦＯ５８を介してセクタ
・バッファ１６の元の記憶位置に書き戻される。
ップ２１３に進んで訂正可能エラーが生じたかどうかを
調べる。これもエラー・レジスタの内容から判断でき
る。もし生じているとステップ２１４に進んで、図５の
ＥＣＣ回路８８から作業レジスタ１１８にロードされて
いるエラー位置データ及びエラー・パターンを用いてエ
ラーを訂正する。エラー位置データはエラーの生じたバ
イトを識別する。従って、シーケンサ２８はエラー訂正
命令に応答してエラー・バイトを含むワードのアドレス
をシーケンサ・アドレス・カウンタ６６にロードする共
に、線１３２を介してメモリ・タイミング制御回路６８
にデータ読取りを知らせる。メモリ・タイミング制御回
路６８はこれに応答してシーケンサＦＩＦＯ５８の両ポ
インタ７８及び８０を０にリセットし、セクタ・バッフ
ァ１６からシーケンサＦＩＦＯ５８への読取りを実行す
る。読み取られたエラー・バイトはセレクタ１３０から
Ｂレジスタ１１６へロードされる。このときＡレジスタ
１１４には対応するエラー・パターンがロードされてお
り、ＡＬＵ１１０はそれらに対して排他的ＯＲ演算を実
行することによりエラーを訂正する。訂正されたバイト
を含むワードはシーケンサＦＩＦＯ５８を介してセクタ
・バッファ１６の元の記憶位置に書き戻される。
【００４７】エラー訂正が終るとステップ２１５に進ん
で、トラックの終り（ＥＯＴ）かどうかを調べる。ＥＯ
Ｔであればステップ２１６に進んで、次のトラックが読
み取れるようになるまで待つ。動作を再開できるように
なるか又はＥＯＴでなければ、ステップ２１７に進ん
で、読み取ったセクタが当該読取りコマンドに係る最終
セクタかどうかを調べる。これは、ステップ２０１でセ
クタ・バッファ１６に書込んでおいたセクタ・カウント
とステップ２１０の終りに更新したセクタ・カウントと
を比較すれば分かる。最終セクタであれば読取り制御プ
ログラムの実行を終了し、さもなければステップ２０２
に戻る。
で、トラックの終り（ＥＯＴ）かどうかを調べる。ＥＯ
Ｔであればステップ２１６に進んで、次のトラックが読
み取れるようになるまで待つ。動作を再開できるように
なるか又はＥＯＴでなければ、ステップ２１７に進ん
で、読み取ったセクタが当該読取りコマンドに係る最終
セクタかどうかを調べる。これは、ステップ２０１でセ
クタ・バッファ１６に書込んでおいたセクタ・カウント
とステップ２１０の終りに更新したセクタ・カウントと
を比較すれば分かる。最終セクタであれば読取り制御プ
ログラムの実行を終了し、さもなければステップ２０２
に戻る。
【００４８】書込み制御プログラムの場合は、データ転
送の方向が逆になっていること及びエラー訂正を行わな
いことを除くと、基本的な動作は読取りのときと同じで
ある。
送の方向が逆になっていること及びエラー訂正を行わな
いことを除くと、基本的な動作は読取りのときと同じで
ある。
【００４９】
【発明の効果】本発明によれば、マイクロプロセッサ制
御型の外部記憶制御装置において，ハード・ディスク等
の外部記憶装置とホストとの間のデータ転送をマイクロ
プロセッサから独立して実行することができ、またセク
タ・バッファにロードするプログラムを書き換えるだけ
で様々な外部記憶装置に対処することができる。
御型の外部記憶制御装置において，ハード・ディスク等
の外部記憶装置とホストとの間のデータ転送をマイクロ
プロセッサから独立して実行することができ、またセク
タ・バッファにロードするプログラムを書き換えるだけ
で様々な外部記憶装置に対処することができる。
【図１】本発明を実施し得る計算機システムの一例を示
すブロック図。
すブロック図。
【図２】本発明に従う外部記憶制御装置の構成を示すブ
ロック図。
ロック図。
【図３】図２の外部記憶制御装置におけるホスト・イン
ターフェース回路の構成例を示すブロック図。
ターフェース回路の構成例を示すブロック図。
【図４】図２の外部記憶制御装置におけるメモリ制御回
路の構成例を示すブロック図。
路の構成例を示すブロック図。
【図５】図２の外部記憶制御装置におけるディスク・イ
ンターフェース回路の構成例を示すブロック図。
ンターフェース回路の構成例を示すブロック図。
【図６】図２の外部記憶制御装置におけるシーケンサの
構成例を示すブロック図。
構成例を示すブロック図。
【図７】セクタ・バッファの時分割アクセス・モードの
例を示す図。
例を示す図。
【図８】読取り制御プログラムの前半部分を示す流れ
図。
図。
【図９】読取り制御プログラムの後半部分を示す流れ
図。
図。
１０ ホスト １４ ハード・ディスク装置 １６ セクタ・バッファ １６Ａ データ記憶域 １６Ｂ プログラム記憶域 １８ ハード・ディスク・コントローラ（ＨＤＣ） ２０ マイクロプロセッサ ２２ ホスト・インターフェース回路 ２４ メモリ制御回路 ２６ ディスク・インターフェース回路 ２８ シーケンサ ３０ ランダム・アクセス・メモリ（ＲＡＭ） ３２ 読取り専用メモリ（ＲＯＭ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沼田 勉 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社 藤沢事業所内 (72)発明者 酒井 達也 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社 藤沢事業所内 (72)発明者 清水 賢治 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社 藤沢事業所内
Claims (14)
- 【請求項１】ホストからのコマンドに応答して外部記憶
装置を制御するプログラム可能な外部記憶制御装置であ
って、 前記ホストと前記外部記憶装置との間のデータ転送を制
御するためのプログラムを記憶すると共に、前記ホスト
と前記外部記憶装置との間で転送されるデータを一時記
憶するバッファと、 前記バッファから前記プログラムを読み出して実行する
ことにより前記データ転送を制御する制御手段と、 前記ホストからのコマンドに応答して前記制御手段に前
記プログラムの読出しを開始させるマイクロプロセッサ
と、 を具備する、プログラム可能な外部記憶制御装置。 - 【請求項２】前記マイクロプロセッサは前記プログラム
を記憶するメモリを有し、初期設定時に前記プログラム
を該メモリから前記バッファにロードする請求項１に記
載の外部記憶制御装置。 - 【請求項３】前記バッファはデータ記憶域及びプログラ
ム記憶域に分けられ、前記マイクロプロセッサは前記初
期設定時に前記プログラム記憶域の開始アドレスを指定
して前記プログラムを前記メモリから前記プログラム記
憶域にロードする、請求項２に記載の外部記憶制御装
置。 - 【請求項４】前記制御手段は、前記ホストとの間でデー
タ及びコマンドをやりとりするためのホスト・インター
フェース手段と、前記外部記憶装置との間でデータをや
りとりするための外部記憶インターフェース手段と、前
記プログラムを実行するシーケンサ手段と、前記ホスト
・インターフェース手段、前記外部記憶インターフェー
ス手段及び前記シーケンサ手段を前記バッファに接続
し、それらと前記バッファとの間の転送を制御するメモ
リ制御手段とを含む、請求項１、２又は３に記載の外部
記憶制御装置。 - 【請求項５】前記マイクロプロセッサは前記ホストから
のコマンドに応答して前記メモリ制御手段を起動し、前
記バッファと前記ホスト・インターフェース手段、前記
外部記憶インターフェース手段及び前記シーケンサ手段
との間の転送を時分割モードで開始させる、請求項４に
記載の外部記憶制御装置。 - 【請求項６】前記メモリ制御手段は、前記バッファと前
記ホスト・インターフェース手段、前記外部記憶インタ
ーフェース手段及び前記シーケンサ手段との間の転送を
それぞれの先入れ先だし式バッファを介して行う、請求
項５に記載の外部記憶制御装置。 - 【請求項７】前記シーケンサ手段は、前記バッファから
読み出されたプログラムの命令をデコードするデコーダ
と、該デコーダからの信号により制御される演算手段及
びアドレス生成手段と、該アドレス生成手段からのアド
レスにより前記制御手段内の任意のレジスタを選択する
レジスタ選択手段とを含む、請求項４、５又は６に記載
の外部記憶制御装置。 - 【請求項８】ホストからのコマンドによりデータの読取
り又は書込みが行われる外部記憶システムであって、 前記データを記憶する外部記憶装置と、 前記ホストと前記外部記憶装置との間のデータ転送を制
御するためのプログラムを記憶すると共に、前記ホスト
と前記外部記憶装置との間で転送されるデータを一時記
憶するバッファと、 前記バッファから前記プログラムを読み出して実行する
ことにより前記データ転送を制御する制御手段と、 前記ホストからのコマンドに応答して前記制御手段に前
記プログラムの読出しを開始させるマイクロプロセッサ
と、 を備えた外部記憶システム。 - 【請求項９】前記マイクロプロセッサは前記プログラム
を記憶するメモリを有し、初期設定時に前記プログラム
を該メモリから前記バッファにロードする請求項８に記
載の外部記憶システム。 - 【請求項１０】前記バッファはデータ記憶域及びプログ
ラム記憶域に分けられ、前記マイクロプロセッサは前記
初期設定時に前記プログラム記憶域の開始アドレスを指
定して前記プログラムを前記メモリから前記プログラム
記憶域にロードする、請求項９に記載の外部記憶システ
ム。 - 【請求項１１】前記制御手段は、前記ホストとの間でデ
ータ及びコマンドをやりとりするためのホスト・インタ
ーフェース手段と、前記外部記憶装置との間でデータを
やりとりするための外部記憶インターフェース手段と、
前記プログラムを実行するシーケンサ手段と、前記ホス
ト・インターフェース手段、前記外部記憶インターフェ
ース手段及び前記シーケンサ手段を前記バッファに接続
し、それらと前記バッファとの間の転送を制御するメモ
リ制御手段とを含む、請求項８、９又は１０に記載の外
部記憶システム。 - 【請求項１２】前記マイクロプロセッサは前記ホストか
らのコマンドに応答して前記メモリ制御手段を起動し、
前記バッファと前記ホスト・インターフェース手段、前
記外部記憶インターフェース手段及び前記シーケンサ手
段との間の転送を時分割モードで開始させる、請求項１
１に記載の外部記憶システム。 - 【請求項１３】前記メモリ制御手段は、前記バッファと
前記ホスト・インターフェース手段、前記外部記憶イン
ターフェース手段及び前記シーケンサ手段との間の転送
をそれぞれの先入れ先だし式バッファを介して行う、請
求項１２に記載の外部記憶システム。 - 【請求項１４】前記シーケンサ手段は、前記バッファか
ら読み出されたプログラムの命令をデコードするデコー
ダと、該デコーダからの信号により制御される演算手段
及びアドレス生成手段と、該アドレス生成手段からのア
ドレスにより前記制御手段内の任意のレジスタを選択す
るレジスタ選択手段とを含む、請求項１１、１２又は１
３に記載の外部記憶システム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308353A JPH0799512B2 (ja) | 1992-11-18 | 1992-11-18 | プログラム可能な外部記憶制御装置 |
| SG1996000329A SG44424A1 (en) | 1992-11-18 | 1993-11-09 | Programmable external storage control apparatus |
| DE69325774T DE69325774T2 (de) | 1992-11-18 | 1993-11-09 | Programmierbare Externspeichersteuerungseinrichtung |
| EP93308943A EP0598541B1 (en) | 1992-11-18 | 1993-11-09 | Programmable external storage control apparatus |
| US08/421,713 US5625840A (en) | 1992-11-18 | 1995-04-13 | Programmable external storage control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308353A JPH0799512B2 (ja) | 1992-11-18 | 1992-11-18 | プログラム可能な外部記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06214934A true JPH06214934A (ja) | 1994-08-05 |
| JPH0799512B2 JPH0799512B2 (ja) | 1995-10-25 |
Family
ID=17980042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308353A Expired - Fee Related JPH0799512B2 (ja) | 1992-11-18 | 1992-11-18 | プログラム可能な外部記憶制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5625840A (ja) |
| EP (1) | EP0598541B1 (ja) |
| JP (1) | JPH0799512B2 (ja) |
| DE (1) | DE69325774T2 (ja) |
| SG (1) | SG44424A1 (ja) |
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| US6990661B2 (en) | 1996-04-09 | 2006-01-24 | International Business Machines Corporation | Apparatus and method for downloading data to electronic device |
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