JPH06215559A - ページメモリアクセス方式 - Google Patents
ページメモリアクセス方式Info
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- JPH06215559A JPH06215559A JP5021765A JP2176593A JPH06215559A JP H06215559 A JPH06215559 A JP H06215559A JP 5021765 A JP5021765 A JP 5021765A JP 2176593 A JP2176593 A JP 2176593A JP H06215559 A JPH06215559 A JP H06215559A
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Abstract
(57)【要約】
【目的】 同一ロウアドレスのデータが少なく、ロウア
ドレス方向のデータが多い文字等の画像データを書き込
んだり読み出したりする場合でも、高速なページメモリ
アクセスを可能にすること。 【構成】 ＲＡＳ発生部２は、ロウアドレス・ストロー
ブ信号をページメモリとして用いるＤＲＡＭ１に与え、
ＣＡＳ発生部３は、カラムアドレス・ストローブ信号を
ＤＲＡＭ１に与える。アドレス変換部５は、ＤＲＡＭ１
の論理カラムアドレスを２n 等分に分割し、分割された
同一論理カラムアドレス領域にある連続する２n ライン
をＤＲＡＭ１の同一物理ロウアドレスにアサインするよ
うにアドレス変換する。セレクタ４では、アドレス変換
部５で変換されたアドレスをロウアドレスとカラムアド
レスとに分解してＤＲＡＭ１に与える。上記のようにア
ドレス変換を行うことにより、論理アドレスの２n ライ
ン毎に（２n −１）回のＲＡＳプリチャージ時間とロー
ド時間を削減させる。
ドレス方向のデータが多い文字等の画像データを書き込
んだり読み出したりする場合でも、高速なページメモリ
アクセスを可能にすること。 【構成】 ＲＡＳ発生部２は、ロウアドレス・ストロー
ブ信号をページメモリとして用いるＤＲＡＭ１に与え、
ＣＡＳ発生部３は、カラムアドレス・ストローブ信号を
ＤＲＡＭ１に与える。アドレス変換部５は、ＤＲＡＭ１
の論理カラムアドレスを２n 等分に分割し、分割された
同一論理カラムアドレス領域にある連続する２n ライン
をＤＲＡＭ１の同一物理ロウアドレスにアサインするよ
うにアドレス変換する。セレクタ４では、アドレス変換
部５で変換されたアドレスをロウアドレスとカラムアド
レスとに分解してＤＲＡＭ１に与える。上記のようにア
ドレス変換を行うことにより、論理アドレスの２n ライ
ン毎に（２n −１）回のＲＡＳプリチャージ時間とロー
ド時間を削減させる。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックカラムモ
ード、高速ページモード等の高速アクセスモードを具え
たＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）の高速アクセス制御に好適なページメモリアクセス
方式に関するものである。
ード、高速ページモード等の高速アクセスモードを具え
たＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）の高速アクセス制御に好適なページメモリアクセス
方式に関するものである。
【０００２】
【従来の技術】図７は、従来のＤＲＡＭアクセス方式の
概要を示すブロック図である。図７において、１はＤＲ
ＡＭ、２はＲＡＳ発生部、３はＣＡＳ発生部、４はセレ
クタである。１６ビット構成のＤＲＡＭ連続論理アドレ
スを示すと図８のようになるが、図７のもののアクセス
方式では、それを縦方向のロウアドレスと横方向のカラ
ムアドレスとに分解して、アクセスを行う。なお、図８
において、アドレスは１６進表示で表している。
概要を示すブロック図である。図７において、１はＤＲ
ＡＭ、２はＲＡＳ発生部、３はＣＡＳ発生部、４はセレ
クタである。１６ビット構成のＤＲＡＭ連続論理アドレ
スを示すと図８のようになるが、図７のもののアクセス
方式では、それを縦方向のロウアドレスと横方向のカラ
ムアドレスとに分解して、アクセスを行う。なお、図８
において、アドレスは１６進表示で表している。
【０００３】図９は、１６ビット構成のＤＲＡＭ物理ロ
ウ，カラムアドレスを示す図である。図９において、物
理アドレスＰ（ｍ，ｎ）のｍはロウアドレスであり、ｎ
はカラムアドレスである。このアドレス信号をＤＲＡＭ
１に与えるには、例えば１８ビットで与えられるアドレ
スをセレクタ４で上位９ビットと下位９ビットとに分割
し、先に上位９ビットをロウアドレスとして与え、その
後で下位９ビットをカラムアドレスとして与える。
ウ，カラムアドレスを示す図である。図９において、物
理アドレスＰ（ｍ，ｎ）のｍはロウアドレスであり、ｎ
はカラムアドレスである。このアドレス信号をＤＲＡＭ
１に与えるには、例えば１８ビットで与えられるアドレ
スをセレクタ４で上位９ビットと下位９ビットとに分割
し、先に上位９ビットをロウアドレスとして与え、その
後で下位９ビットをカラムアドレスとして与える。
【０００４】そして、ロウアドレスを与えている時に、
ＲＡＳ発生部２からＲＡＳ（ロウアドレス・ストローブ
信号）を出力し、その立ち下がりでロウアドレスをラッ
チさせ、次に、カラムアドレスを与えている時に、ＣＡ
Ｓ発生部３からＣＡＳ（カラムアドレス・ストローブ信
号）を出力し、その立ち下がりでカラムアドレスをラッ
チさせる。
ＲＡＳ発生部２からＲＡＳ（ロウアドレス・ストローブ
信号）を出力し、その立ち下がりでロウアドレスをラッ
チさせ、次に、カラムアドレスを与えている時に、ＣＡ
Ｓ発生部３からＣＡＳ（カラムアドレス・ストローブ信
号）を出力し、その立ち下がりでカラムアドレスをラッ
チさせる。
【０００５】図１０は、ｍライン目を連続アクセスする
場合のタイミングチャートである。図１０において、！
ＲＡＳ，！ＣＡＳの“！”は、負論理であることを示し
ている。Ａは、ＤＲＡＭ１に与えるアドレス信号であ
る。セレクタ４からロウアドレスｍが与えられている時
に、！ＲＡＳが立ち下がると、その時点でロウアドレス
ｍがラッチされる。続いて、セレクタ４は、カラムアド
レス０，１，・・・を順次出力していくが、最初のカラ
ムアドレス０が出力されている時に、！ＣＡＳが立ち下
がると、カラムアドレス０がラッチされ、その後！ＣＡ
Ｓがローレベルにある間は、カラムアドレスが切り替わ
る毎に切り替わったアドレス値がラッチされる。
場合のタイミングチャートである。図１０において、！
ＲＡＳ，！ＣＡＳの“！”は、負論理であることを示し
ている。Ａは、ＤＲＡＭ１に与えるアドレス信号であ
る。セレクタ４からロウアドレスｍが与えられている時
に、！ＲＡＳが立ち下がると、その時点でロウアドレス
ｍがラッチされる。続いて、セレクタ４は、カラムアド
レス０，１，・・・を順次出力していくが、最初のカラ
ムアドレス０が出力されている時に、！ＣＡＳが立ち下
がると、カラムアドレス０がラッチされ、その後！ＣＡ
Ｓがローレベルにある間は、カラムアドレスが切り替わ
る毎に切り替わったアドレス値がラッチされる。
【０００６】このようなＤＲＡＭアクセス方式におい
て、処理速度を向上させる技術としては、例えば、特開
平１−１００７９４号公報に示されるような技術があ
る。それは、ＤＲＡＭをアクセスした後、連続して該Ｄ
ＲＡＭにアクセス要求がない場合に、ＤＲＡＭのＲＡＳ
をアクティブ状態のまま保持しておき、次に同じロウア
ドレスにアクセスする場合のロス時間を少なくしようと
するものである。この従来技術によれば、ＤＲＡＭへの
アクセス中に、それを中断してＤＲＡＭ以外のメモリや
Ｉ／Ｏをアクセスしても、ＤＲＡＭの高速アクセスモー
ドを中断しないため、連続アドレスにデータを蓄えるシ
ステムメモリとして使用する場合は有効である。
て、処理速度を向上させる技術としては、例えば、特開
平１−１００７９４号公報に示されるような技術があ
る。それは、ＤＲＡＭをアクセスした後、連続して該Ｄ
ＲＡＭにアクセス要求がない場合に、ＤＲＡＭのＲＡＳ
をアクティブ状態のまま保持しておき、次に同じロウア
ドレスにアクセスする場合のロス時間を少なくしようと
するものである。この従来技術によれば、ＤＲＡＭへの
アクセス中に、それを中断してＤＲＡＭ以外のメモリや
Ｉ／Ｏをアクセスしても、ＤＲＡＭの高速アクセスモー
ドを中断しないため、連続アドレスにデータを蓄えるシ
ステムメモリとして使用する場合は有効である。
【０００７】
（問題点）しかしながら、前記した従来の技術には、同
一ロウアドレスのデータが少なく、ロウアドレス方向の
データが多い文字等のデータを書き込んだり読み出した
りする場合には、ロウアドレスの変更が多くライン間の
ＲＡＳプリチャージ時間とロウアドレスのロード時間が
ライン毎に必要になるという問題点があった。
一ロウアドレスのデータが少なく、ロウアドレス方向の
データが多い文字等のデータを書き込んだり読み出した
りする場合には、ロウアドレスの変更が多くライン間の
ＲＡＳプリチャージ時間とロウアドレスのロード時間が
ライン毎に必要になるという問題点があった。
【０００８】（問題点の説明）図１１は、ページメモリ
に文字画像を書き込んだ状態を示す図である。ロウアド
レスＲ2 〜Ｒ7 、カラムアドレスＣ1 ，Ｃ2 の位置に、
文字画像“Ｆ”が書き込まれているものとする。
に文字画像を書き込んだ状態を示す図である。ロウアド
レスＲ2 〜Ｒ7 、カラムアドレスＣ1 ，Ｃ2 の位置に、
文字画像“Ｆ”が書き込まれているものとする。
【０００９】図１２は、図１１の文字画像を書き込む場
合のタイミングチャートである。まず、２ライン目を書
き込むために、そのロウアドレスＲ2 を出力した後、！
ＲＡＳを立ち下げてロウアドレスＲ2 をラッチする。続
いて、カラムアドレスＣ1 を出力した後、！ＣＡＳを立
ち下げてカラムアドレスＣ1 をラッチして、アドレス
（Ｒ2 ，Ｃ1 ）へ１ワード分のデータを書き込み、さら
にカラムアドレスＣ2 を出力して、アドレス（Ｒ2 ，Ｃ
2 ）へ１ワード分のデータを書き込む。次に、３ライン
目のデータを書き込むため、！ＲＡＳを一旦ハイレベル
に戻してから２ライン目を書き込んだときと同様な処理
を繰り返す。
合のタイミングチャートである。まず、２ライン目を書
き込むために、そのロウアドレスＲ2 を出力した後、！
ＲＡＳを立ち下げてロウアドレスＲ2 をラッチする。続
いて、カラムアドレスＣ1 を出力した後、！ＣＡＳを立
ち下げてカラムアドレスＣ1 をラッチして、アドレス
（Ｒ2 ，Ｃ1 ）へ１ワード分のデータを書き込み、さら
にカラムアドレスＣ2 を出力して、アドレス（Ｒ2 ，Ｃ
2 ）へ１ワード分のデータを書き込む。次に、３ライン
目のデータを書き込むため、！ＲＡＳを一旦ハイレベル
に戻してから２ライン目を書き込んだときと同様な処理
を繰り返す。
【００１０】このように、ラインが変わる毎に！ＲＡＳ
を一旦ハイレベルに戻す必要があって、図１２に示すよ
うなＲＡＳプリチャージ時間とロード時間が必要にな
り、その分、データ読み出しに時間がかかってしまう。
しかも、通常のページメモリでは、図１１に示す場合の
ように、同一ロウアドレスのデータが少なく、かつロウ
アドレス方向のデータが多い文字等を書き込む場合、ロ
ウアドレスを頻繁に変えてアクセスすることになる。そ
のため、ＲＡＳプリチャージ回数とロウアドレスのロー
ド回数が多くなって、処理時間が遅くなる。因みに、図
１１，図１２の場合、ＲＡＳプリチャージ回数が６回、
ロウアドレスのロード回数が６回必要となる。本発明
は、そのような問題点を解決することを課題とするもの
である。
を一旦ハイレベルに戻す必要があって、図１２に示すよ
うなＲＡＳプリチャージ時間とロード時間が必要にな
り、その分、データ読み出しに時間がかかってしまう。
しかも、通常のページメモリでは、図１１に示す場合の
ように、同一ロウアドレスのデータが少なく、かつロウ
アドレス方向のデータが多い文字等を書き込む場合、ロ
ウアドレスを頻繁に変えてアクセスすることになる。そ
のため、ＲＡＳプリチャージ回数とロウアドレスのロー
ド回数が多くなって、処理時間が遅くなる。因みに、図
１１，図１２の場合、ＲＡＳプリチャージ回数が６回、
ロウアドレスのロード回数が６回必要となる。本発明
は、そのような問題点を解決することを課題とするもの
である。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、本発明のページメモリアクセス方式では、ロウアド
レス・ストローブ信号を発生するＲＡＳ発生部と、カラ
ムアドレス・ストローブ信号を発生するＣＡＳ発生部
と、ページメモリの論理カラムアドレスを２n 等分に分
割し、分割された同一論理カラムアドレス領域にある連
続する２n ラインをページメモリの同一物理ロウアドレ
スにアサインするようにアドレス変換するアドレス変換
部と、アドレス変換されたロウアドレスとカラムアドレ
スとをページメモリに与えるセレクタとを具えることと
した。
め、本発明のページメモリアクセス方式では、ロウアド
レス・ストローブ信号を発生するＲＡＳ発生部と、カラ
ムアドレス・ストローブ信号を発生するＣＡＳ発生部
と、ページメモリの論理カラムアドレスを２n 等分に分
割し、分割された同一論理カラムアドレス領域にある連
続する２n ラインをページメモリの同一物理ロウアドレ
スにアサインするようにアドレス変換するアドレス変換
部と、アドレス変換されたロウアドレスとカラムアドレ
スとをページメモリに与えるセレクタとを具えることと
した。
【００１２】
【作 用】アドレス変換部で、ページメモリの論理カ
ラムアドレスを２n 等分に分割し、分割された同一論理
カラムアドレス領域にある連続する２n ラインをページ
メモリの同一物理ロウアドレスにアサインするようにア
ドレス変換し、変換されたアドレス信号をセレクタを介
してＤＲＡＭに与える。そのため、論理アドレスの２n
ライン毎に（２n −１）回のＲＡＳプリチャージ時間と
ロード時間を削減でき、同一ロウアドレスのデータが少
なく、かつロウアドレス方向のデータが多い文字等のデ
ータを書き込んだり読み出したりする場合でも、高速な
ページメモリアクセスを可能とする。
ラムアドレスを２n 等分に分割し、分割された同一論理
カラムアドレス領域にある連続する２n ラインをページ
メモリの同一物理ロウアドレスにアサインするようにア
ドレス変換し、変換されたアドレス信号をセレクタを介
してＤＲＡＭに与える。そのため、論理アドレスの２n
ライン毎に（２n −１）回のＲＡＳプリチャージ時間と
ロード時間を削減でき、同一ロウアドレスのデータが少
なく、かつロウアドレス方向のデータが多い文字等のデ
ータを書き込んだり読み出したりする場合でも、高速な
ページメモリアクセスを可能とする。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の概要を示すブロック図で
ある。符号は、図７のものに対応し、５はアドレス変換
部である。本発明では、図７に示す従来のアクセス制御
回路のセレクタ４の前にアドレス変換部５を設けてい
る。このアドレス変換部５では、ページメモリの論理カ
ラムアドレスを２n 等分に分割し、分割された同一論理
カラムアドレス領域にある連続する２n ラインをページ
メモリの同一物理ロウアドレスにアサインするようにア
ドレス変換する。
に説明する。図１は、本発明の概要を示すブロック図で
ある。符号は、図７のものに対応し、５はアドレス変換
部である。本発明では、図７に示す従来のアクセス制御
回路のセレクタ４の前にアドレス変換部５を設けてい
る。このアドレス変換部５では、ページメモリの論理カ
ラムアドレスを２n 等分に分割し、分割された同一論理
カラムアドレス領域にある連続する２n ラインをページ
メモリの同一物理ロウアドレスにアサインするようにア
ドレス変換する。
【００１４】ここで、ｎ＝１にした場合、すなわち、ペ
ージメモリの論理カラムアドレスを２等分にする場合を
例にして、上記アドレス変換部５の機能を説明する。図
３は、アドレス変換を行う前後のページメモリ空間を示
す図である。図３（イ）は、アドレス変換前のページメ
モリ空間を示し、図３（ロ）は、アドレス変換後のペー
ジメモリ空間を示している。このように、変換前の第２
ラインのカラムアドレス前半２ａを、変換後は第１ライ
ンのカラムアドレス後半へ移動させ、変換前の第３ライ
ンのカラムアドレス前半３ａを、変換後は第２ラインの
カラムアドレス前半へ移動させる。また、変換前の第１
ラインのカラムアドレス後半１ｂを、変換後はロウアド
レス後半の最初のラインのカラムアドレス前半へ移動さ
せ、変換前の第２ラインのカラムアドレス後半２ｂを、
変換後はロウアドレス後半の最初のラインのカラムアド
レス後半へ移動させる。アドレス変換部５は、このよう
なアドレス変換を行う。
ージメモリの論理カラムアドレスを２等分にする場合を
例にして、上記アドレス変換部５の機能を説明する。図
３は、アドレス変換を行う前後のページメモリ空間を示
す図である。図３（イ）は、アドレス変換前のページメ
モリ空間を示し、図３（ロ）は、アドレス変換後のペー
ジメモリ空間を示している。このように、変換前の第２
ラインのカラムアドレス前半２ａを、変換後は第１ライ
ンのカラムアドレス後半へ移動させ、変換前の第３ライ
ンのカラムアドレス前半３ａを、変換後は第２ラインの
カラムアドレス前半へ移動させる。また、変換前の第１
ラインのカラムアドレス後半１ｂを、変換後はロウアド
レス後半の最初のラインのカラムアドレス前半へ移動さ
せ、変換前の第２ラインのカラムアドレス後半２ｂを、
変換後はロウアドレス後半の最初のラインのカラムアド
レス後半へ移動させる。アドレス変換部５は、このよう
なアドレス変換を行う。
【００１５】アドレス変換部５は、例えば、セレクタ４
のアドレス入力端子の接続を変更することにより実現す
ることができる。図２は、セレクタ端子の接続を変更し
てアドレス変換を行う場合を示す図である。このセレク
タ４は、アドレス入力端子が１Ａ，１Ｂ，２Ａ，・・
・，９Ｂの１８個、アドレス出力端子が１Ｙ〜９Ｙの９
個、及び、セレクトＢ端子を有している。そして、セレ
クトＢ端子へ与えるセレクトカラム信号ＳＥＬＣＯＬを
切り換えることによって、１Ａ，２Ａ，・・・，９Ａと
１Ｂ，２Ｂ，・・・，９Ｂとを選択してアドレス出力端
子１Ｙ〜９Ｙに出力する。その端子１Ａ，２Ａ，・・
・，９Ａをロウアドレスに割当て、端子１Ｂ，２Ｂ，・
・・，９Ｂをカラムアドレスに割り当てることによっ
て、ロウアドレスとカラムアドレスの切り換えを行うよ
うにしている。
のアドレス入力端子の接続を変更することにより実現す
ることができる。図２は、セレクタ端子の接続を変更し
てアドレス変換を行う場合を示す図である。このセレク
タ４は、アドレス入力端子が１Ａ，１Ｂ，２Ａ，・・
・，９Ｂの１８個、アドレス出力端子が１Ｙ〜９Ｙの９
個、及び、セレクトＢ端子を有している。そして、セレ
クトＢ端子へ与えるセレクトカラム信号ＳＥＬＣＯＬを
切り換えることによって、１Ａ，２Ａ，・・・，９Ａと
１Ｂ，２Ｂ，・・・，９Ｂとを選択してアドレス出力端
子１Ｙ〜９Ｙに出力する。その端子１Ａ，２Ａ，・・
・，９Ａをロウアドレスに割当て、端子１Ｂ，２Ｂ，・
・・，９Ｂをカラムアドレスに割り当てることによっ
て、ロウアドレスとカラムアドレスの切り換えを行うよ
うにしている。
【００１６】アドレス変換をしない場合は、図２（イ）
のように端子１Ａにアドレス信号の最上位ビットＰＭＡ
１７を与え、端子２Ａにアドレス信号の第２位ビットＰ
ＭＡ１６を与え、以下同様にして端子９Ａにアドレス信
号の第９位ビットＰＭＡ９を与える。また、端子１Ｂに
アドレス信号の第１０位ビットＰＭＡ８を与え、端子２
Ｂにアドレス信号の第１１位ビットＰＭＡ７を与え、以
下同様にして端子９Ｂにアドレス信号の最下位ビットＰ
ＭＡ０を与える。そうすると、セレクトカラム信号ＳＥ
ＬＣＯＬを切り換える毎に、アドレス出力端子１Ｙ〜９
Ｙに上位９ビットのアドレス信号ＰＭＡ１７〜ＰＭＡ９
と下位９ビットのアドレス信号ＰＭＡ８〜ＰＭＡ０とが
交互に出力される。
のように端子１Ａにアドレス信号の最上位ビットＰＭＡ
１７を与え、端子２Ａにアドレス信号の第２位ビットＰ
ＭＡ１６を与え、以下同様にして端子９Ａにアドレス信
号の第９位ビットＰＭＡ９を与える。また、端子１Ｂに
アドレス信号の第１０位ビットＰＭＡ８を与え、端子２
Ｂにアドレス信号の第１１位ビットＰＭＡ７を与え、以
下同様にして端子９Ｂにアドレス信号の最下位ビットＰ
ＭＡ０を与える。そうすると、セレクトカラム信号ＳＥ
ＬＣＯＬを切り換える毎に、アドレス出力端子１Ｙ〜９
Ｙに上位９ビットのアドレス信号ＰＭＡ１７〜ＰＭＡ９
と下位９ビットのアドレス信号ＰＭＡ８〜ＰＭＡ０とが
交互に出力される。
【００１７】それに対して、本発明のようにアドレス変
換をする場合は、図２（ロ）のように端子１Ａに最上位
ビットＰＭＡ１７の代わりにアドレス信号の第１０位ビ
ットＰＭＡ８を与え、端子２Ａ〜９Ａは順次１つずつず
らしてアドレス信号の最上位ビットＰＭＡ１７〜ＰＭＡ
１０を与え、また、端子１Ｂにアドレス信号の第１０位
ビットＰＭＡ８の代わりに第９位ビットＰＭＡ９を与
え、端子２Ｂ〜９Ｂは図２（イ）の場合と同じにする。
このように、セレクタの端子接続を変更するだけで、図
３に示したようなアドレス変換を行うことができる。ア
ドレス変換した後の論理アドレスと物理アドレスとの関
係は、次のようになる。
換をする場合は、図２（ロ）のように端子１Ａに最上位
ビットＰＭＡ１７の代わりにアドレス信号の第１０位ビ
ットＰＭＡ８を与え、端子２Ａ〜９Ａは順次１つずつず
らしてアドレス信号の最上位ビットＰＭＡ１７〜ＰＭＡ
１０を与え、また、端子１Ｂにアドレス信号の第１０位
ビットＰＭＡ８の代わりに第９位ビットＰＭＡ９を与
え、端子２Ｂ〜９Ｂは図２（イ）の場合と同じにする。
このように、セレクタの端子接続を変更するだけで、図
３に示したようなアドレス変換を行うことができる。ア
ドレス変換した後の論理アドレスと物理アドレスとの関
係は、次のようになる。
【００１８】図４は、ｎ＝１の場合の詳細な論理アドレ
スと物理アドレスの関係を示す図である。図４（イ）
は、ページメモリの論理アドレスを示し、図４（ロ）
は、アドレス変換された後のページメモリにおける論理
アドレスと物理アドレスの対応関係を示している。すな
わち、図４（ロ）のＰ（ｘ，ｙ）は、それが示されてい
る物理アドレス上の位置に論理アドレス（ｘ，ｙ）が対
応していることを示している。
スと物理アドレスの関係を示す図である。図４（イ）
は、ページメモリの論理アドレスを示し、図４（ロ）
は、アドレス変換された後のページメモリにおける論理
アドレスと物理アドレスの対応関係を示している。すな
わち、図４（ロ）のＰ（ｘ，ｙ）は、それが示されてい
る物理アドレス上の位置に論理アドレス（ｘ，ｙ）が対
応していることを示している。
【００１９】次に、アドレス変換されたページメモリ
に、文字“Ｆ”を書き込む場合を説明する。図５は、ｎ
＝１の場合の論理空間上と物理空間上の文字データの一
例を示す図である。論理空間上に図５（イ）に示すよう
な文字“Ｆ”を書き込んだ場合、実際のＤＲＡＭには、
図５（ロ）に示すように書き込まれる。このように、元
は６ライン分あった文字データが、３ラインの中に書き
込まれる。
に、文字“Ｆ”を書き込む場合を説明する。図５は、ｎ
＝１の場合の論理空間上と物理空間上の文字データの一
例を示す図である。論理空間上に図５（イ）に示すよう
な文字“Ｆ”を書き込んだ場合、実際のＤＲＡＭには、
図５（ロ）に示すように書き込まれる。このように、元
は６ライン分あった文字データが、３ラインの中に書き
込まれる。
【００２０】図６は、図５の文字データを書き込む場合
のタイミングチャートである。文字データは、３ライン
の中に書き込まれるので、ロウアドレスとしては、Ｒ1,
Ｒ2,Ｒ3 と三つのアドレスを出力し、ロウアドレスを変
更する毎に、カラムアドレスとして、Ｃ1,Ｃ2 とＣm+1,
Ｃm+2 の四つのアドレスを出力する。結局、本発明によ
れば、２ワード６ラインの文字を書き込むのに、ＲＡＳ
プリチャージ回数が３回、ロウアドレスロード回数が３
回、カラムアドレスロード回数が１２回である。
のタイミングチャートである。文字データは、３ライン
の中に書き込まれるので、ロウアドレスとしては、Ｒ1,
Ｒ2,Ｒ3 と三つのアドレスを出力し、ロウアドレスを変
更する毎に、カラムアドレスとして、Ｃ1,Ｃ2 とＣm+1,
Ｃm+2 の四つのアドレスを出力する。結局、本発明によ
れば、２ワード６ラインの文字を書き込むのに、ＲＡＳ
プリチャージ回数が３回、ロウアドレスロード回数が３
回、カラムアドレスロード回数が１２回である。
【００２１】それに対して、従来の方式では、図１１，
図１２を使って説明したように、同じ２ワード６ライン
の文字を書き込む場合、ＲＡＳプリチャージ回数が６
回、ロウアドレスロード回数が６回、カラムアドレスロ
ード回数が１２回必要であった。したがって、本発明の
ようにしたことにより、２ワード６ラインの文字を書き
込むのに、ＲＡＳプリチャージ３回分、ロウアドレスロ
ード３回分の時間が短縮されたことになる。
図１２を使って説明したように、同じ２ワード６ライン
の文字を書き込む場合、ＲＡＳプリチャージ回数が６
回、ロウアドレスロード回数が６回、カラムアドレスロ
ード回数が１２回必要であった。したがって、本発明の
ようにしたことにより、２ワード６ラインの文字を書き
込むのに、ＲＡＳプリチャージ３回分、ロウアドレスロ
ード３回分の時間が短縮されたことになる。
【００２２】なお、上記実施例では、アドレス変換部の
アドレス変換をセレクタのアドレス入力端子の接続を変
更することにより行ったが、別途アドレス変換回路を使
って行うこともできる。また、上記実施例では、ＤＲＡ
Ｍにデータを書き込む場合で説明したが、ＤＲＡＭから
データを読み出す場合も同様に実施できる。
アドレス変換をセレクタのアドレス入力端子の接続を変
更することにより行ったが、別途アドレス変換回路を使
って行うこともできる。また、上記実施例では、ＤＲＡ
Ｍにデータを書き込む場合で説明したが、ＤＲＡＭから
データを読み出す場合も同様に実施できる。
【００２３】
【発明の効果】以上述べた如く、本発明のページメモリ
アクセス方式によれば、論理アドレスの２n ライン毎に
（２n −１）回のＲＡＳプリチャージ時間とロード時間
を削減でき、同一ロウアドレスのデータが少なく、ロウ
アドレス方向のデータが多い文字等のデータを書き込ん
だり読み出したりする場合でも、高速なページメモリア
クセスを可能とする。
アクセス方式によれば、論理アドレスの２n ライン毎に
（２n −１）回のＲＡＳプリチャージ時間とロード時間
を削減でき、同一ロウアドレスのデータが少なく、ロウ
アドレス方向のデータが多い文字等のデータを書き込ん
だり読み出したりする場合でも、高速なページメモリア
クセスを可能とする。
【図１】 本発明の概要を示すブロック図
【図２】 セレクタ端子の接続を変更してアドレス変換
を行う場合を示す図
を行う場合を示す図
【図３】 アドレス変換を行う前後のページメモリ空間
を示す図
を示す図
【図４】 ｎ＝１の場合の詳細な論理アドレスと物理ア
ドレスの関係を示す図
ドレスの関係を示す図
【図５】 ｎ＝１の場合の論理空間上と物理空間上の文
字データの一例を示す図
字データの一例を示す図
【図６】 図５の文字データを書き込む場合のタイミン
グチャート
グチャート
【図７】 従来のＤＲＡＭアクセス方式の概要を示すブ
ロック図
ロック図
【図８】 １６ビット構成のＤＲＡＭ連続論理アドレス
を示す図
を示す図
【図９】 １６ビット構成のＤＲＡＭ物理ロウ，カラム
アドレスを示す図
アドレスを示す図
【図１０】 ｍライン目を連続アクセスする場合のタイ
ミングチャート
ミングチャート
【図１１】 ページメモリに文字画像を書き込んだ状態
を示す図
を示す図
【図１２】 図１１の文字画像を書き込む場合のタイミ
ングチャート
ングチャート
１…ＤＲＡＭ、２…ＲＡＳ発生部、３…ＣＡＳ発生部、
４…セレクタ、５…アドレス変換部
４…セレクタ、５…アドレス変換部
Claims (1)
- 【請求項１】 ロウアドレス・ストローブ信号を発生す
るＲＡＳ発生部と、カラムアドレス・ストローブ信号を
発生するＣＡＳ発生部と、ページメモリの論理カラムア
ドレスを２n 等分に分割し、分割された同一論理カラム
アドレス領域にある連続する２n ラインをページメモリ
の同一物理ロウアドレスにアサインするようにアドレス
変換するアドレス変換部と、アドレス変換されたロウア
ドレスとカラムアドレスとをページメモリに与えるセレ
クタとを具えたことを特徴とするページメモリアクセス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021765A JPH06215559A (ja) | 1993-01-14 | 1993-01-14 | ページメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021765A JPH06215559A (ja) | 1993-01-14 | 1993-01-14 | ページメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215559A true JPH06215559A (ja) | 1994-08-05 |
Family
ID=12064169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021765A Pending JPH06215559A (ja) | 1993-01-14 | 1993-01-14 | ページメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
| JP2009205698A (ja) * | 1995-10-06 | 2009-09-10 | Patriot Scientific Corp | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
| US8078011B2 (en) | 2008-02-25 | 2011-12-13 | Seiko Epson Corporation | Image processing circuit and multi-function apparatus |
-
1993
- 1993-01-14 JP JP5021765A patent/JPH06215559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205698A (ja) * | 1995-10-06 | 2009-09-10 | Patriot Scientific Corp | 縮小命令セット・コンピュータ・マイクロプロセッサーの構造 |
| US6301189B1 (en) | 1999-06-28 | 2001-10-09 | Hyundai Electronics Industries Co., Ltd. | Apparatus for generating write control signals applicable to double data rate SDRAM |
| US8078011B2 (en) | 2008-02-25 | 2011-12-13 | Seiko Epson Corporation | Image processing circuit and multi-function apparatus |
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