JPH06215599A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH06215599A JPH06215599A JP5003719A JP371993A JPH06215599A JP H06215599 A JPH06215599 A JP H06215599A JP 5003719 A JP5003719 A JP 5003719A JP 371993 A JP371993 A JP 371993A JP H06215599 A JPH06215599 A JP H06215599A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ストレス印加試験時のワード線駆動回路の非動
作に対応するデバイスを識別除去できる半導体記憶回路
の提供。 【構成】複数の記憶セルのセルアレイ部６と、内部テス
トモード信号φT と外部活性化信号ＲＡＳでワード線駆
動信号ＲＡを出力するワード線駆動回路５と、各記憶セ
ル対応のアドレス信号Ａ1 〜Ａm で各ワード線対応の部
分デコード信号Ｂ1 〜Ｂm を個別に生成出力する部分デ
コード発生回路８と、ワード線駆動信号ＲＡと部分デコ
ード信号Ｂ1 〜Ｂm で対応するワード線を選択するワー
ド線選択回路３と、各記憶セルよりのデータ信号を増幅
し内部データ信号Ｄの出力用入出力データ増幅回路７
と、信号ＲＡＳとＲＡで、ワード線駆動回路５の動作の
有無の判定回路出力信号Ｚを出力するワード線駆動回路
動作判定回路１と、内部データ信号Ｄと判定回路出力信
号Ｚとデータ出力活性化信号φの入力でデータ信号ＯＵ
Ｔを出力する出力データ増幅回路４とを備える。
作に対応するデバイスを識別除去できる半導体記憶回路
の提供。 【構成】複数の記憶セルのセルアレイ部６と、内部テス
トモード信号φT と外部活性化信号ＲＡＳでワード線駆
動信号ＲＡを出力するワード線駆動回路５と、各記憶セ
ル対応のアドレス信号Ａ1 〜Ａm で各ワード線対応の部
分デコード信号Ｂ1 〜Ｂm を個別に生成出力する部分デ
コード発生回路８と、ワード線駆動信号ＲＡと部分デコ
ード信号Ｂ1 〜Ｂm で対応するワード線を選択するワー
ド線選択回路３と、各記憶セルよりのデータ信号を増幅
し内部データ信号Ｄの出力用入出力データ増幅回路７
と、信号ＲＡＳとＲＡで、ワード線駆動回路５の動作の
有無の判定回路出力信号Ｚを出力するワード線駆動回路
動作判定回路１と、内部データ信号Ｄと判定回路出力信
号Ｚとデータ出力活性化信号φの入力でデータ信号ＯＵ
Ｔを出力する出力データ増幅回路４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にワード線駆動判定を行い、当該判定結果を外部に出
力する機能を有する半導体記憶回路に関する。
特にワード線駆動判定を行い、当該判定結果を外部に出
力する機能を有する半導体記憶回路に関する。
【０００２】
【従来の技術】従来の半導体記憶回路を図８に示す。図
８に示されるように、本従来例は、アドレスバッファ回
路２と、ｍ（正整数）個のワード線選択回路３と、出力
データ増幅回路４と、ワード線駆動回路５と、セルアレ
イ部６と、入出力データ増幅回路７と、部分デコード発
生回路８とを備えて構成される。
８に示されるように、本従来例は、アドレスバッファ回
路２と、ｍ（正整数）個のワード線選択回路３と、出力
データ増幅回路４と、ワード線駆動回路５と、セルアレ
イ部６と、入出力データ増幅回路７と、部分デコード発
生回路８とを備えて構成される。
【０００３】図８において、外部活性化信号ＲＡＳおよ
び内部テストモード信号φT がワード線駆動回路５に入
力され、これにより、ワード線駆動回路５からは、各記
憶セルのＲＯＷ側選択に必要となるワード線を駆動する
ためのワード線駆動信号ＲＡが、一定の遅延回路を経由
して“Ｌ”レベルから“Ｈ”レベルに変換されて出力さ
れ、ワード線選択回路３およびワード線駆動回路動作判
定回路１に入力される。また、外部アドレス信号
（Ａ1 、Ａ2 、……、Ａn ）がアドレスバッファ回路２
に入力され、当該アドレスバッファ回路２を介して部分
デコード発生回路８に入力され、部分デコード発生回路
８からは部分デコード信号Ｂ1 、Ｂ2 、……、Ｂm が出
力されて、それぞれｍ個のワード線選択回路３に入力さ
れる。図３には、アドレス信号（Ａ1 、Ａ2 、……、Ａ
n ）に対応する部分デコード発生回路８と、ワード線選
択回路３の部分的な内部構成図が示されているが、部分
デコード発生回路８より出力される部分デコード信号Ｂ
i （ｉ＝１、２、……、ｍ）はＮＡＮＤ回路２４に入力
され、例えば、全ての部分デコード信号Ｂi が“Ｈ”レ
ベルとなったＮＡＮＤ回路２４においてのみ、その出力
レベルが“Ｌ”レベルとなって、インバータ２５および
ＮＭＯＳトランジスタ２７のゲートに入力される。これ
により、ＮＭＯＳトランジスタ２７は非活性状態とな
り、またＮＭＯＳトランジスタ２６は導通状態となる。
一方、前述のように、ワード線選択回路３には、ワード
線駆動回路５より“Ｈ”レベルのＲＡが入力されてお
り、当該ＲＡは、ＮＭＯＳトランジスタ２６を介して選
択されたワード線ＷＬi に出力される。
び内部テストモード信号φT がワード線駆動回路５に入
力され、これにより、ワード線駆動回路５からは、各記
憶セルのＲＯＷ側選択に必要となるワード線を駆動する
ためのワード線駆動信号ＲＡが、一定の遅延回路を経由
して“Ｌ”レベルから“Ｈ”レベルに変換されて出力さ
れ、ワード線選択回路３およびワード線駆動回路動作判
定回路１に入力される。また、外部アドレス信号
（Ａ1 、Ａ2 、……、Ａn ）がアドレスバッファ回路２
に入力され、当該アドレスバッファ回路２を介して部分
デコード発生回路８に入力され、部分デコード発生回路
８からは部分デコード信号Ｂ1 、Ｂ2 、……、Ｂm が出
力されて、それぞれｍ個のワード線選択回路３に入力さ
れる。図３には、アドレス信号（Ａ1 、Ａ2 、……、Ａ
n ）に対応する部分デコード発生回路８と、ワード線選
択回路３の部分的な内部構成図が示されているが、部分
デコード発生回路８より出力される部分デコード信号Ｂ
i （ｉ＝１、２、……、ｍ）はＮＡＮＤ回路２４に入力
され、例えば、全ての部分デコード信号Ｂi が“Ｈ”レ
ベルとなったＮＡＮＤ回路２４においてのみ、その出力
レベルが“Ｌ”レベルとなって、インバータ２５および
ＮＭＯＳトランジスタ２７のゲートに入力される。これ
により、ＮＭＯＳトランジスタ２７は非活性状態とな
り、またＮＭＯＳトランジスタ２６は導通状態となる。
一方、前述のように、ワード線選択回路３には、ワード
線駆動回路５より“Ｈ”レベルのＲＡが入力されてお
り、当該ＲＡは、ＮＭＯＳトランジスタ２６を介して選
択されたワード線ＷＬi に出力される。
【０００４】上記のようにして選択されたメモリセルよ
り出力される信号は、入出力データ増幅回路７を介して
内部信号Ｄとして出力され、出力データ増幅回路４に入
力される。図７は出力データ増幅回路の内部構成を示す
図であるが、図７に示されるように、出力データ増幅回
路４には、内部信号Ｄとともにデータ出力活性化信号φ
も入力されており、このデータ出力活性化信号φが
“Ｈ”レベルから“Ｌ”レベルに変化する際には、イン
バータ４５、ＮＯＲ回路４６および４７を介して、ＮＭ
ＯＳトランジスタ４８および４９のゲートレベルは、共
に“Ｌ”の状態から入力信号のレベルに従って変化す
る。内部信号Ｄが“Ｌ”レベルの時には、ＮＭＯＳトラ
ンジスタ４８は、ゲートレベルが“Ｈ”レベルとなって
導通状態となり、ＮＭＯＳトランジスタ４９は、ゲート
レベルが“Ｌ”レベルとなって非導通状態となって、出
力信号ＯＵＴとしては“Ｈ”レベルのデータが出力され
る。逆に、内部信号Ｄが“Ｈ”レベルの時には、ＮＭＯ
Ｓトランジスタ４８は、ゲートレベルが“Ｌ”レベルと
なって非導通状態となり、ＮＭＯＳトランジスタ４９
は、ゲートレベルが“Ｈ”レベルとなって導通状態とな
って、出力信号ＯＵＴとして“Ｌ”レベルのデータが出
力される。
り出力される信号は、入出力データ増幅回路７を介して
内部信号Ｄとして出力され、出力データ増幅回路４に入
力される。図７は出力データ増幅回路の内部構成を示す
図であるが、図７に示されるように、出力データ増幅回
路４には、内部信号Ｄとともにデータ出力活性化信号φ
も入力されており、このデータ出力活性化信号φが
“Ｈ”レベルから“Ｌ”レベルに変化する際には、イン
バータ４５、ＮＯＲ回路４６および４７を介して、ＮＭ
ＯＳトランジスタ４８および４９のゲートレベルは、共
に“Ｌ”の状態から入力信号のレベルに従って変化す
る。内部信号Ｄが“Ｌ”レベルの時には、ＮＭＯＳトラ
ンジスタ４８は、ゲートレベルが“Ｈ”レベルとなって
導通状態となり、ＮＭＯＳトランジスタ４９は、ゲート
レベルが“Ｌ”レベルとなって非導通状態となって、出
力信号ＯＵＴとしては“Ｈ”レベルのデータが出力され
る。逆に、内部信号Ｄが“Ｈ”レベルの時には、ＮＭＯ
Ｓトランジスタ４８は、ゲートレベルが“Ｌ”レベルと
なって非導通状態となり、ＮＭＯＳトランジスタ４９
は、ゲートレベルが“Ｈ”レベルとなって導通状態とな
って、出力信号ＯＵＴとして“Ｌ”レベルのデータが出
力される。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路においては、外部から供給される電源電圧のレ
ベルを上げて内部回路を動作させて、特にセルアレイ部
に対してストレスを与える加速試験を行う場合に、外部
から供給した電源電圧により動作しない時には、当該半
導体記憶回路に所定のストレスが加えられない状態にお
いて、そのまま後工程に進んでしまい、前記加速試験を
正常に実施することできないという欠点がある。
記憶回路においては、外部から供給される電源電圧のレ
ベルを上げて内部回路を動作させて、特にセルアレイ部
に対してストレスを与える加速試験を行う場合に、外部
から供給した電源電圧により動作しない時には、当該半
導体記憶回路に所定のストレスが加えられない状態にお
いて、そのまま後工程に進んでしまい、前記加速試験を
正常に実施することできないという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶回路
は、複数の記憶セルにより構成されるセルアレイ部と、
内部テストモード信号および外部活性化信号を入力し
て、前記各記憶セルのＲＯＷ側選択に必要なワード線を
駆動するためのワード線駆動信号を生成して出力するワ
ード線駆動回路と、前記各記憶セルに対応するアドレス
信号を入力して、各ワード線のそれぞれに対応する部分
デコード信号を、それぞれ個別に生成して出力する部分
デコード発生回路と、前記ワード線駆動信号を共通に入
力し、前記各ワード線のそれぞれに対応する部分デコー
ド信号を個別に入力して、それぞれ対応するワード線を
選択するためのレベル信号を出力する複数のワード線選
択回路と、前記各記憶セルより読出されるデータ信号を
増幅して、内部データ信号を出力する入出力データ増幅
回路と、前記外部活性化信号および前記ワード線駆動信
号の入力を受けて、前記ワード線駆動回路が動作したか
否かを判定して、所定の判定回路出力信号を出力するワ
ード線駆動回路動作判定回路と、前記内部データ信号お
よび前記判定回路出力信号と、所定のデータ出力活性化
信号とを入力して、所定のデータ信号を出力する出力デ
ータ増幅回路と、を備えて構成される。
は、複数の記憶セルにより構成されるセルアレイ部と、
内部テストモード信号および外部活性化信号を入力し
て、前記各記憶セルのＲＯＷ側選択に必要なワード線を
駆動するためのワード線駆動信号を生成して出力するワ
ード線駆動回路と、前記各記憶セルに対応するアドレス
信号を入力して、各ワード線のそれぞれに対応する部分
デコード信号を、それぞれ個別に生成して出力する部分
デコード発生回路と、前記ワード線駆動信号を共通に入
力し、前記各ワード線のそれぞれに対応する部分デコー
ド信号を個別に入力して、それぞれ対応するワード線を
選択するためのレベル信号を出力する複数のワード線選
択回路と、前記各記憶セルより読出されるデータ信号を
増幅して、内部データ信号を出力する入出力データ増幅
回路と、前記外部活性化信号および前記ワード線駆動信
号の入力を受けて、前記ワード線駆動回路が動作したか
否かを判定して、所定の判定回路出力信号を出力するワ
ード線駆動回路動作判定回路と、前記内部データ信号お
よび前記判定回路出力信号と、所定のデータ出力活性化
信号とを入力して、所定のデータ信号を出力する出力デ
ータ増幅回路と、を備えて構成される。
【０００７】なお、前記ワード線駆動回路動作判定回路
は、前記外部活性化信号に所定の遅延時間を付与する遅
延回路と、当該遅延回路より出力される外部活性化信号
と前記内部テストモード信号との論理和をとって出力す
るＮＯＲ回路と、前記外部活性化信号と前記ＮＯＲ回路
の出力との論理積をとって出力するＮＡＮＤ回路と、当
該ＮＡＮＤ回路の出力を反転して前記判定回路出力信号
として出力するインバータとを備えて構成してもよい。
また、前記ワード線駆動回路は、前記内部テストモード
信号ならびに当該内部テストモード信号の反転信号によ
り制御されて、前記外部活性化信号を通過させ、または
遮断するように機能する第１および第２のトランスファ
ーゲートと、前記内部テストモード信号を反転させる第
１のインバータと、前記第１および第２のトランスファ
ーゲートの出力に、それぞれ所定の遅延時間を付与して
出力する第１および第２の遅延回路と、ドレインが所定
の電源に接続され、ゲートに前記第１および第２の遅延
回路の出力が接続されて、ソースが出力端に接続される
第１のＮＭＯＳトランジスタと、前記第１および第２の
遅延回路の出力を反転して出力する第２のインバータ
と、ドレインが電源に接続され、ゲートに前記第１およ
び第２の遅延回路の出力が接続される第２のＮＭＯＳト
ランジスタと、ドレインが前記第２のＮＭＯＳトランジ
スタのソースに接続され、ゲートに前記第１のインバー
タの出力側が接続されて、ソースが前記出力端に接続さ
れる第３のＮＭＯＳトランジスタと、ドレインが前記出
力端に接続され、ゲートに前記第２のインバータの出力
側が接続されて、ソースが接地される第４のＮＭＯＳト
ランジスタとを備えて構成してもよく、或はまた、前記
内部テストモード信号ならびに当該内部テストモード信
号の反転信号により制御されて、前記外部活性化信号を
通過させ、または遮断するように機能する第１および第
２のトランスファーゲートと、前記内部テストモード信
号を反転させる第１のインバータと、前記第１および第
２のトランスファーゲートの出力に、それぞれ所定の遅
延時間を付与して出力する第１および第２の遅延回路
と、ドレインが所定の電源に接続され、ゲートに前記第
１および第２の遅延回路の出力が接続されて、ソースが
出力端に接続される第１のＮＭＯＳトランジスタと、前
記第１および第２の遅延回路の出力を反転して出力する
第２のインバータと、ドレインが電源に接続され、ゲー
トに前記第１および第２の遅延回路の出力が接続される
第２のＮＭＯＳトランジスタと、ソースが前記第２のＮ
ＭＯＳトランジスタのソースに接続され、ゲートに前記
内部テストモード信号が入力されて、ドレインが前記出
力端に接続されるＰＭＯＳトランジスタと、ドレインが
前記出力端に接続され、ゲートに前記第２のインバータ
の出力側が接続されて、ソースが接地される第３のＮＭ
ＯＳトランジスタとを備えて構成してもよい。更にま
た、前記出力データ増幅回路は、前記内部データ信号を
反転して出力する第１のインバータと、前記データ出力
活性化信号を反転して出力する第２のインバータと、前
記第２のインバータの出力と前記判定回路出力信号との
論理和をとって出力する第１のＮＯＲ回路と、前記内部
データ信号と前記第１のＮＯＲ回路の出力との論理和を
とって出力する第２のＮＯＲ回路と、前記第１のインバ
ータの出力と前記第１のＮＯＲ回路の出力との論理和を
とって出力する第３のＮＯＲ回路と、ドレインが所定の
電源に接続され、ゲートに前記第２のＮＯＲ回路の出力
が入力されて、ソースが所定の出力端に接続される第１
のＮＭＯＳトランジスタと、ドレインが前記出力端に接
続され、ゲートに前記第３のＮＯＲ回路の出力が入力さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
とを備えて構成してもよい。
は、前記外部活性化信号に所定の遅延時間を付与する遅
延回路と、当該遅延回路より出力される外部活性化信号
と前記内部テストモード信号との論理和をとって出力す
るＮＯＲ回路と、前記外部活性化信号と前記ＮＯＲ回路
の出力との論理積をとって出力するＮＡＮＤ回路と、当
該ＮＡＮＤ回路の出力を反転して前記判定回路出力信号
として出力するインバータとを備えて構成してもよい。
また、前記ワード線駆動回路は、前記内部テストモード
信号ならびに当該内部テストモード信号の反転信号によ
り制御されて、前記外部活性化信号を通過させ、または
遮断するように機能する第１および第２のトランスファ
ーゲートと、前記内部テストモード信号を反転させる第
１のインバータと、前記第１および第２のトランスファ
ーゲートの出力に、それぞれ所定の遅延時間を付与して
出力する第１および第２の遅延回路と、ドレインが所定
の電源に接続され、ゲートに前記第１および第２の遅延
回路の出力が接続されて、ソースが出力端に接続される
第１のＮＭＯＳトランジスタと、前記第１および第２の
遅延回路の出力を反転して出力する第２のインバータ
と、ドレインが電源に接続され、ゲートに前記第１およ
び第２の遅延回路の出力が接続される第２のＮＭＯＳト
ランジスタと、ドレインが前記第２のＮＭＯＳトランジ
スタのソースに接続され、ゲートに前記第１のインバー
タの出力側が接続されて、ソースが前記出力端に接続さ
れる第３のＮＭＯＳトランジスタと、ドレインが前記出
力端に接続され、ゲートに前記第２のインバータの出力
側が接続されて、ソースが接地される第４のＮＭＯＳト
ランジスタとを備えて構成してもよく、或はまた、前記
内部テストモード信号ならびに当該内部テストモード信
号の反転信号により制御されて、前記外部活性化信号を
通過させ、または遮断するように機能する第１および第
２のトランスファーゲートと、前記内部テストモード信
号を反転させる第１のインバータと、前記第１および第
２のトランスファーゲートの出力に、それぞれ所定の遅
延時間を付与して出力する第１および第２の遅延回路
と、ドレインが所定の電源に接続され、ゲートに前記第
１および第２の遅延回路の出力が接続されて、ソースが
出力端に接続される第１のＮＭＯＳトランジスタと、前
記第１および第２の遅延回路の出力を反転して出力する
第２のインバータと、ドレインが電源に接続され、ゲー
トに前記第１および第２の遅延回路の出力が接続される
第２のＮＭＯＳトランジスタと、ソースが前記第２のＮ
ＭＯＳトランジスタのソースに接続され、ゲートに前記
内部テストモード信号が入力されて、ドレインが前記出
力端に接続されるＰＭＯＳトランジスタと、ドレインが
前記出力端に接続され、ゲートに前記第２のインバータ
の出力側が接続されて、ソースが接地される第３のＮＭ
ＯＳトランジスタとを備えて構成してもよい。更にま
た、前記出力データ増幅回路は、前記内部データ信号を
反転して出力する第１のインバータと、前記データ出力
活性化信号を反転して出力する第２のインバータと、前
記第２のインバータの出力と前記判定回路出力信号との
論理和をとって出力する第１のＮＯＲ回路と、前記内部
データ信号と前記第１のＮＯＲ回路の出力との論理和を
とって出力する第２のＮＯＲ回路と、前記第１のインバ
ータの出力と前記第１のＮＯＲ回路の出力との論理和を
とって出力する第３のＮＯＲ回路と、ドレインが所定の
電源に接続され、ゲートに前記第２のＮＯＲ回路の出力
が入力されて、ソースが所定の出力端に接続される第１
のＮＭＯＳトランジスタと、ドレインが前記出力端に接
続され、ゲートに前記第３のＮＯＲ回路の出力が入力さ
れて、ソースが接地される第２のＮＭＯＳトランジスタ
とを備えて構成してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ワード線
駆動回路動作判定回路１と、アドレスバッファ回路２
と、ｍ個のワード線選択回路３と、出力データ増幅回路
４と、ワード線駆動回路５と、セルアレイ部６と、入出
力データ増幅回路７と、部分デコード発生回路８とを備
えて構成される。なお、図２および図６は、それぞれ本
発明による前記ワード線駆動回路の第１および第２の実
施例を示す回路図であり、図３に示されるワード線駆動
回路動作判定回路１は、本発明によるワード線駆動回路
動作判定回路の一実施例を示す回路図である。また、図
４は、本発明による前記出力データ増幅回路の一実施例
を示す回路図である。
である。図１に示されるように、本実施例は、ワード線
駆動回路動作判定回路１と、アドレスバッファ回路２
と、ｍ個のワード線選択回路３と、出力データ増幅回路
４と、ワード線駆動回路５と、セルアレイ部６と、入出
力データ増幅回路７と、部分デコード発生回路８とを備
えて構成される。なお、図２および図６は、それぞれ本
発明による前記ワード線駆動回路の第１および第２の実
施例を示す回路図であり、図３に示されるワード線駆動
回路動作判定回路１は、本発明によるワード線駆動回路
動作判定回路の一実施例を示す回路図である。また、図
４は、本発明による前記出力データ増幅回路の一実施例
を示す回路図である。
【００１０】図１において、外部活性化信号ＲＡＳおよ
び内部テストモード信号φT がワード線駆動回路５に入
力され、これにより、ワード線駆動回路５からは、各記
憶セルのＲＯＷ側選択に必要となるワード線を駆動する
ためのワード線駆動信号ＲＡが出力される。図２は、上
述のように、ワード線駆動回路５の、内部構成を示す図
であるが、外部活性化信号ＲＡＳは、先ず２個のＣＭＯ
Ｓトランスファーゲート９および１０に入力される。こ
れらのトランスファーゲートは、内部テストモード信号
φT のレベルにより制御されており、内部テストモード
信号φT が非活性化状態、即ち“Ｌ”レベルの時には、
ＣＭＯＳ型トランスファーゲート９が導通状態となっ
て、外部活性化信号ＲＡＳは遅延回路１３を経由して、
ＮＭＯＳトランジスタ１５および１７のゲートと、イン
バータ１６に入力される。また内部テストモード信号φ
T が活性化状態即ち“Ｈ”レベルの時には、ＣＭＯＳ型
トランスファーゲート１０が導通状態となって、外部活
性化信号ＲＡＳは遅延回路１４を経由して、同様にＮＭ
ＯＳトランジスタ１５および１７のゲートと、インバー
タ１６に入力される。テストモード使用時、即ち内部テ
ストモード信号φT が“Ｌ”レベルの時に外部活性化信
号ＲＡＳの信号伝達経路となる遅延回路１４の信号遅延
時間は、遅延回路１３のストレス試験時の条件（温度・
電源電圧）に合わせた時間に設定されている。これらの
遅延回路の出力信号は、前述のように、ＮＭＯＳトラン
ジスタ１５および１７のゲートと、インバータ１６に入
力されるが、インバータ１６の反転出力信号はＮＭＯＳ
トランジスタ１９のゲートに入力され、またインバータ
１１による内部テストモード信号φT の反転信号はＮＭ
ＯＳトランジスタ１８のゲートに入力される。
び内部テストモード信号φT がワード線駆動回路５に入
力され、これにより、ワード線駆動回路５からは、各記
憶セルのＲＯＷ側選択に必要となるワード線を駆動する
ためのワード線駆動信号ＲＡが出力される。図２は、上
述のように、ワード線駆動回路５の、内部構成を示す図
であるが、外部活性化信号ＲＡＳは、先ず２個のＣＭＯ
Ｓトランスファーゲート９および１０に入力される。こ
れらのトランスファーゲートは、内部テストモード信号
φT のレベルにより制御されており、内部テストモード
信号φT が非活性化状態、即ち“Ｌ”レベルの時には、
ＣＭＯＳ型トランスファーゲート９が導通状態となっ
て、外部活性化信号ＲＡＳは遅延回路１３を経由して、
ＮＭＯＳトランジスタ１５および１７のゲートと、イン
バータ１６に入力される。また内部テストモード信号φ
T が活性化状態即ち“Ｈ”レベルの時には、ＣＭＯＳ型
トランスファーゲート１０が導通状態となって、外部活
性化信号ＲＡＳは遅延回路１４を経由して、同様にＮＭ
ＯＳトランジスタ１５および１７のゲートと、インバー
タ１６に入力される。テストモード使用時、即ち内部テ
ストモード信号φT が“Ｌ”レベルの時に外部活性化信
号ＲＡＳの信号伝達経路となる遅延回路１４の信号遅延
時間は、遅延回路１３のストレス試験時の条件（温度・
電源電圧）に合わせた時間に設定されている。これらの
遅延回路の出力信号は、前述のように、ＮＭＯＳトラン
ジスタ１５および１７のゲートと、インバータ１６に入
力されるが、インバータ１６の反転出力信号はＮＭＯＳ
トランジスタ１９のゲートに入力され、またインバータ
１１による内部テストモード信号φT の反転信号はＮＭ
ＯＳトランジスタ１８のゲートに入力される。
【００１１】外部活性化信号ＲＡＳが“Ｈ”レベルから
“Ｌ”レベルに変化した後に、テストモードにエントリ
ーしていない状態で、内部テストモード信号φT が
“Ｌ”レベルの時には、ＣＭＯＳトランスファーゲート
９が導通状態で、ＣＭＯＳトランスファーゲート１０が
非導通状態になっているために、外部活性化信号ＲＡＳ
は遅延回路１３を経由して出力される。この場合には、
ＮＭＯＳトランジスタ１８のゲートには、内部テストモ
ード信号φT が反転されて“Ｈ”レベルで入力されるた
めに、ＮＭＯＳトランジスタ１８は導通状態となり、こ
れにより、遅延回路１３より出力される外部活性化信号
ＲＡＳは、ＮＭＯＳトランジスタ１５および１７による
増幅作用を介して増幅され、“Ｈ”レベルのワード線駆
動信号ＲＡとして出力される。なお、この状態において
は、ＮＭＯＳトランジスタ１９は非導通状態となってい
る。次いで、外部活性化信号ＲＡＳが“Ｌ”レベルから
“Ｈ”レベルに変化した場合には、ＮＭＯＳトランジス
タ１５および１８は非導通状態となり、ＮＭＯＳトラン
ジスタ１９が導通状態となって、当該ワード線駆動回路
よりは“Ｈ”レベルから“Ｌ”レベルに転移したワード
線駆動信号ＲＡが出力される。
“Ｌ”レベルに変化した後に、テストモードにエントリ
ーしていない状態で、内部テストモード信号φT が
“Ｌ”レベルの時には、ＣＭＯＳトランスファーゲート
９が導通状態で、ＣＭＯＳトランスファーゲート１０が
非導通状態になっているために、外部活性化信号ＲＡＳ
は遅延回路１３を経由して出力される。この場合には、
ＮＭＯＳトランジスタ１８のゲートには、内部テストモ
ード信号φT が反転されて“Ｈ”レベルで入力されるた
めに、ＮＭＯＳトランジスタ１８は導通状態となり、こ
れにより、遅延回路１３より出力される外部活性化信号
ＲＡＳは、ＮＭＯＳトランジスタ１５および１７による
増幅作用を介して増幅され、“Ｈ”レベルのワード線駆
動信号ＲＡとして出力される。なお、この状態において
は、ＮＭＯＳトランジスタ１９は非導通状態となってい
る。次いで、外部活性化信号ＲＡＳが“Ｌ”レベルから
“Ｈ”レベルに変化した場合には、ＮＭＯＳトランジス
タ１５および１８は非導通状態となり、ＮＭＯＳトラン
ジスタ１９が導通状態となって、当該ワード線駆動回路
よりは“Ｈ”レベルから“Ｌ”レベルに転移したワード
線駆動信号ＲＡが出力される。
【００１２】なお、図６に示されるのは、ワード線駆動
回路の他の実施例を示す回路図であり、構成としては、
ＣＭＯＳトランスファーゲート３５および３６と、イン
バータ３７および４１と、遅延回路３８および３９と、
ＮＭＯＳトランジスタ４０、４２および４４と、ＰＭＯ
Ｓトランジスタ４３とを備えている。図２のワード線駆
動回路との相違点は、図２におけるＮＭＯＳトランジス
タ１８の代わりに、ＰＭＯＳトランジスタ４３を配置
し、そのために、インバータ３７の接続位置を修正して
いることである。動作については、図２のワード線駆動
回路の場合と全く同様である。
回路の他の実施例を示す回路図であり、構成としては、
ＣＭＯＳトランスファーゲート３５および３６と、イン
バータ３７および４１と、遅延回路３８および３９と、
ＮＭＯＳトランジスタ４０、４２および４４と、ＰＭＯ
Ｓトランジスタ４３とを備えている。図２のワード線駆
動回路との相違点は、図２におけるＮＭＯＳトランジス
タ１８の代わりに、ＰＭＯＳトランジスタ４３を配置
し、そのために、インバータ３７の接続位置を修正して
いることである。動作については、図２のワード線駆動
回路の場合と全く同様である。
【００１３】次に、テストモードにエントリーしている
状態で、内部テストモード信号φTが“Ｌ”レベルから
“Ｈ”レベルに変化した時には、ＣＭＯＳトランスファ
ーゲート９が非導通状態で、ＣＭＯＳトランスファーゲ
ート１０が導通状態となり、これにより、“Ｈ”レベル
から“Ｌ”レベルに変化した後の外部活性化信号ＲＡＳ
は遅延回路１４を経由して出力される。この場合には、
ＮＭＯＳトランジスタ１８のゲートには、内部テストモ
ード信号φT が反転されて“Ｌ”レベルで入力されるた
めに、ＮＭＯＳトランジスタ１８は非導通状態となり、
これにより、遅延回路１４より出力される“Ｌ”レベル
の外部活性化信号ＲＡＳは、ＮＭＯＳトランジスタ１５
のみによる増幅作用を介して増幅されてワード線駆動信
号ＲＡとして出力される。なお、リセットにおいては、
上記ノーマルモードの場合と同じである。このワード線
駆動回路５より出力されるワード線駆動信号ＲＡは、各
記憶セルのＲＯＷ側選択に必要となるワード線を駆動す
るための信号として、ワード線選択回路３およびワード
線駆動回路動作判定回路１に送られる。
状態で、内部テストモード信号φTが“Ｌ”レベルから
“Ｈ”レベルに変化した時には、ＣＭＯＳトランスファ
ーゲート９が非導通状態で、ＣＭＯＳトランスファーゲ
ート１０が導通状態となり、これにより、“Ｈ”レベル
から“Ｌ”レベルに変化した後の外部活性化信号ＲＡＳ
は遅延回路１４を経由して出力される。この場合には、
ＮＭＯＳトランジスタ１８のゲートには、内部テストモ
ード信号φT が反転されて“Ｌ”レベルで入力されるた
めに、ＮＭＯＳトランジスタ１８は非導通状態となり、
これにより、遅延回路１４より出力される“Ｌ”レベル
の外部活性化信号ＲＡＳは、ＮＭＯＳトランジスタ１５
のみによる増幅作用を介して増幅されてワード線駆動信
号ＲＡとして出力される。なお、リセットにおいては、
上記ノーマルモードの場合と同じである。このワード線
駆動回路５より出力されるワード線駆動信号ＲＡは、各
記憶セルのＲＯＷ側選択に必要となるワード線を駆動す
るための信号として、ワード線選択回路３およびワード
線駆動回路動作判定回路１に送られる。
【００１４】また、外部アドレス信号（Ａ1 、Ａ2 、…
…、Ａn ）がアドレスバッファ回路２に入力され、当該
アドレスバッファ回路２を介して部分デコード発生回路
８に入力されて、部分デコード発生回路８からは部分デ
コード信号Ｂ1 、Ｂ2 、……、Ｂm が出力されて、それ
ぞれｍ個のワード線選択回路３に入力される。図３に
は、アドレス信号（Ａ1 、Ａ2 、……、Ａn ）に対応す
る部分デコード発生回路８と、ワード線選択回路３の部
分的な内部構成図が示されているが、部分デコード発生
回路８より出力される部分デコード信号Ｂi （ｉ＝１、
２、……、ｍ）はＮＡＮＤ回路２４に入力され、例え
ば、全ての部分デコード信号Ｂi が“Ｈ”レベルとなっ
たＮＡＮＤ回路２４においてのみ、その出力レベルが
“Ｌ”レベルとなって、インバータ２５およびＮＭＯＳ
トランジスタ２７のゲートに入力される。これにより、
ＮＭＯＳトランジスタ２７は非活性状態となり、またＮ
ＭＯＳトランジスタ２６は導通状態となる。一方、前述
のように、ワード線選択回路３には、ワード線駆動回路
５より“Ｈ”レベルのワード線駆動信号ＲＡが入力され
ており、当該ワード線駆動信号ＲＡは、ＮＭＯＳトラン
ジスタ２６を介して選択されたワード線ＷＬi に出力さ
れる。このようにして、ワード線選択回路３を介して選
択されたセルアレイ部６に含まれるメモリセルより出力
された信号は、入出力データ増幅回路７を介して内部デ
ータ信号Ｄとして出力され、出力データ増幅回路４に入
力される。
…、Ａn ）がアドレスバッファ回路２に入力され、当該
アドレスバッファ回路２を介して部分デコード発生回路
８に入力されて、部分デコード発生回路８からは部分デ
コード信号Ｂ1 、Ｂ2 、……、Ｂm が出力されて、それ
ぞれｍ個のワード線選択回路３に入力される。図３に
は、アドレス信号（Ａ1 、Ａ2 、……、Ａn ）に対応す
る部分デコード発生回路８と、ワード線選択回路３の部
分的な内部構成図が示されているが、部分デコード発生
回路８より出力される部分デコード信号Ｂi （ｉ＝１、
２、……、ｍ）はＮＡＮＤ回路２４に入力され、例え
ば、全ての部分デコード信号Ｂi が“Ｈ”レベルとなっ
たＮＡＮＤ回路２４においてのみ、その出力レベルが
“Ｌ”レベルとなって、インバータ２５およびＮＭＯＳ
トランジスタ２７のゲートに入力される。これにより、
ＮＭＯＳトランジスタ２７は非活性状態となり、またＮ
ＭＯＳトランジスタ２６は導通状態となる。一方、前述
のように、ワード線選択回路３には、ワード線駆動回路
５より“Ｈ”レベルのワード線駆動信号ＲＡが入力され
ており、当該ワード線駆動信号ＲＡは、ＮＭＯＳトラン
ジスタ２６を介して選択されたワード線ＷＬi に出力さ
れる。このようにして、ワード線選択回路３を介して選
択されたセルアレイ部６に含まれるメモリセルより出力
された信号は、入出力データ増幅回路７を介して内部デ
ータ信号Ｄとして出力され、出力データ増幅回路４に入
力される。
【００１５】一方、外部活性化信号ＲＡＳおよびワード
線駆動回路５より出力されるワード線駆動信号ＲＡは、
ワード線駆動回路動作判定回路１に入力されるが、ワー
ド線駆動回路動作判定回路１は、図３に示されるよう
に、遅延回路２０と、ＮＡＮＤ回路２１と、ＮＯＲ回路
２２と、インバータ２３とを備えて構成されており、外
部活性化信号ＲＡＳは、遅延回路２０およびＮＡＮＤ回
路２１に入力され、またワード線駆動信号ＲＡはＮＯＲ
回路２２に入力される。外部活性化信号ＲＡＳは、遅延
回路２０において、ワード線駆動回路５におけるワード
駆動信号ＲＡの出力タイミングに合わせるための遅延時
間を付与されて出力され、ＮＯＲ回路２２に入力され
る。ＮＯＲ回路２２においては、遅延回路２０より出力
される外部活性化信号ＲＡＳとワード駆動信号ＲＡとの
論理和がとられ、ＮＡＮＤ回路２１に入力される。そし
てＮＡＮＤ回路２１において外部活性化信号ＲＡＳとの
論理積がとられて、その出力はインバータ２３により反
転されて、判定回路出力信号Ｚとして出力される。即
ち、外部活性化信号ＲＡＳが“Ｌ”レベルの状態で内部
回路が動作中においてワード駆動信号ＲＡがワード駆動
回路５より出力されると、ワード線駆動回路動作判定回
路１より出力される判定回路出力信号Ｚは“Ｌ”レベル
に固定されたままの状態で保持されるが（図５（ａ）参
照）、内部回路が動作しなかった場合においては、外部
活性化信号ＲＡＳが“Ｈ”レベルの状態に戻った時点に
おいて、判定回路出力信号Ｚは“Ｈ”レベルに変化する
（図２（ｂ）参照）。
線駆動回路５より出力されるワード線駆動信号ＲＡは、
ワード線駆動回路動作判定回路１に入力されるが、ワー
ド線駆動回路動作判定回路１は、図３に示されるよう
に、遅延回路２０と、ＮＡＮＤ回路２１と、ＮＯＲ回路
２２と、インバータ２３とを備えて構成されており、外
部活性化信号ＲＡＳは、遅延回路２０およびＮＡＮＤ回
路２１に入力され、またワード線駆動信号ＲＡはＮＯＲ
回路２２に入力される。外部活性化信号ＲＡＳは、遅延
回路２０において、ワード線駆動回路５におけるワード
駆動信号ＲＡの出力タイミングに合わせるための遅延時
間を付与されて出力され、ＮＯＲ回路２２に入力され
る。ＮＯＲ回路２２においては、遅延回路２０より出力
される外部活性化信号ＲＡＳとワード駆動信号ＲＡとの
論理和がとられ、ＮＡＮＤ回路２１に入力される。そし
てＮＡＮＤ回路２１において外部活性化信号ＲＡＳとの
論理積がとられて、その出力はインバータ２３により反
転されて、判定回路出力信号Ｚとして出力される。即
ち、外部活性化信号ＲＡＳが“Ｌ”レベルの状態で内部
回路が動作中においてワード駆動信号ＲＡがワード駆動
回路５より出力されると、ワード線駆動回路動作判定回
路１より出力される判定回路出力信号Ｚは“Ｌ”レベル
に固定されたままの状態で保持されるが（図５（ａ）参
照）、内部回路が動作しなかった場合においては、外部
活性化信号ＲＡＳが“Ｈ”レベルの状態に戻った時点に
おいて、判定回路出力信号Ｚは“Ｈ”レベルに変化する
（図２（ｂ）参照）。
【００１６】このようにして、入出力データ増幅回路７
から出力される内部データ信号Ｄ、およびワード線駆動
回路動作判定回路１より出力される判定回路出力信号Ｚ
は、出力データ増幅回路４に入力される。出力データ増
幅回路４に対しては、データ出力活性化信号φも入力さ
れており、図４の出力データ増幅回路４の構成図により
明らかなように、内部データ信号Ｄはインバータ２８お
よびＮＯＲ回路３１に入力され、データ出力活性化信号
φはインバータ２９により反転されてＮＯＲ回路３０に
入力されて、判定回路出力信号ＺはＮＯＲ回路３０に直
接入力される。ＮＯＲ回路３０の論理和出力はＮＯＲ回
路３１および３２に入力される。ＮＯＲ回路３１におい
ては、内部データ信号ＤとＮＯＲ回路３０の論理和出力
との論理和がとられ、その出力はＮＭＯＳトランジスタ
３３のゲートに入力される。また、ＮＯＲ回路３２にお
いては、内部データ信号Ｄのインバータ２８による反転
出力とＮＯＲ回路３０の論理和出力との論理和がとら
れ、その出力はＮＭＯＳトランジスタ３４のゲートに入
力される。
から出力される内部データ信号Ｄ、およびワード線駆動
回路動作判定回路１より出力される判定回路出力信号Ｚ
は、出力データ増幅回路４に入力される。出力データ増
幅回路４に対しては、データ出力活性化信号φも入力さ
れており、図４の出力データ増幅回路４の構成図により
明らかなように、内部データ信号Ｄはインバータ２８お
よびＮＯＲ回路３１に入力され、データ出力活性化信号
φはインバータ２９により反転されてＮＯＲ回路３０に
入力されて、判定回路出力信号ＺはＮＯＲ回路３０に直
接入力される。ＮＯＲ回路３０の論理和出力はＮＯＲ回
路３１および３２に入力される。ＮＯＲ回路３１におい
ては、内部データ信号ＤとＮＯＲ回路３０の論理和出力
との論理和がとられ、その出力はＮＭＯＳトランジスタ
３３のゲートに入力される。また、ＮＯＲ回路３２にお
いては、内部データ信号Ｄのインバータ２８による反転
出力とＮＯＲ回路３０の論理和出力との論理和がとら
れ、その出力はＮＭＯＳトランジスタ３４のゲートに入
力される。
【００１７】データ出力活性化信号φが“Ｈ”レベルか
ら“Ｌ”レベルに変化した時に、判定回路出力信号Ｚが
“Ｌ”レベルの状態にある場合には、ＮＯＲ回路３０の
出力は“Ｌ”レベルとなっており、ＮＯＲ回路３１およ
び３２の論理和出力は、共に“Ｌ”レベルの状態から入
力信号のレベルに従って変化する。ここにおいて、内部
データ信号Ｄが“Ｌ”レベルの時には、ＮＭＯＳトラン
ジスタ３３のゲートには“Ｈ”レベルが入力され、ＮＭ
ＯＳトランジスタ３４のゲートには“Ｌ”レベルが入力
されるために、ＮＭＯＳトランジスタ３３は導通状態に
なり、ＮＭＯＳトランジスタ３４が非導通状態になっ
て、出力信号ＯＵＴとしては“Ｈ”レベルのデータ信号
が出力される。また、逆に、内部データ信号Ｄが“Ｈ”
レベルの時には、ＮＭＯＳトランジスタ３３のゲートに
は“Ｌ”レベルが入力され、ＮＭＯＳトランジスタ３４
のゲートには“Ｈ”レベルが入力されるために、ＮＭＯ
Ｓトランジスタ３３は非導通状態になり、ＮＭＯＳトラ
ンジスタ３４が導通状態になって、出力信号ＯＵＴとし
ては“Ｌ”レベルのデータ信号が出力される。また、リ
セットした時、即ち外部活性化信号ＲＡＳが“Ｌ”レベ
ルから“Ｈ”レベルに変化した後においては、データ出
力活性化信号φが“Ｈ”レベルから“Ｌ”レベルに戻る
ために、ＮＯＲ回路３０の論理和出力は“Ｈ”レベルに
変化し、これにより、ＮＭＯＳトランジスタ３３および
３４のゲートには共に“Ｌ”レベルが入力される状態と
なって、これらのＮＭＯＳトランジスタは共に非導通状
態となり、出力信号ＯＵＴはハイ・インピーダンス状態
となる。
ら“Ｌ”レベルに変化した時に、判定回路出力信号Ｚが
“Ｌ”レベルの状態にある場合には、ＮＯＲ回路３０の
出力は“Ｌ”レベルとなっており、ＮＯＲ回路３１およ
び３２の論理和出力は、共に“Ｌ”レベルの状態から入
力信号のレベルに従って変化する。ここにおいて、内部
データ信号Ｄが“Ｌ”レベルの時には、ＮＭＯＳトラン
ジスタ３３のゲートには“Ｈ”レベルが入力され、ＮＭ
ＯＳトランジスタ３４のゲートには“Ｌ”レベルが入力
されるために、ＮＭＯＳトランジスタ３３は導通状態に
なり、ＮＭＯＳトランジスタ３４が非導通状態になっ
て、出力信号ＯＵＴとしては“Ｈ”レベルのデータ信号
が出力される。また、逆に、内部データ信号Ｄが“Ｈ”
レベルの時には、ＮＭＯＳトランジスタ３３のゲートに
は“Ｌ”レベルが入力され、ＮＭＯＳトランジスタ３４
のゲートには“Ｈ”レベルが入力されるために、ＮＭＯ
Ｓトランジスタ３３は非導通状態になり、ＮＭＯＳトラ
ンジスタ３４が導通状態になって、出力信号ＯＵＴとし
ては“Ｌ”レベルのデータ信号が出力される。また、リ
セットした時、即ち外部活性化信号ＲＡＳが“Ｌ”レベ
ルから“Ｈ”レベルに変化した後においては、データ出
力活性化信号φが“Ｈ”レベルから“Ｌ”レベルに戻る
ために、ＮＯＲ回路３０の論理和出力は“Ｈ”レベルに
変化し、これにより、ＮＭＯＳトランジスタ３３および
３４のゲートには共に“Ｌ”レベルが入力される状態と
なって、これらのＮＭＯＳトランジスタは共に非導通状
態となり、出力信号ＯＵＴはハイ・インピーダンス状態
となる。
【００１８】ここにおいて、仮に、外部活性化信号ＲＡ
Ｓが“Ｌ”レベルに設定される内部活性化状態におい
て、ワード線駆動信号ＲＡがワード線駆動回路５より出
力されない場合には、リセットした時点、即ち外部活性
化信号ＲＡＳが“Ｈ”レベルに変わった時点において
は、判定回路出力信号Ｚが“Ｌ”レベルから“Ｈ”レベ
ルに変化し、ＮＯＲ回路３０の論理和出力は、データ出
力活性化信号φのレベルによることなく“Ｌ”レベルに
固定される。これにより、出力信号ＯＵＴはハイ・イン
ピーダンス状態になることなく、内部データ信号Ｄのレ
ベルに合わせたデータ信号が出力される。
Ｓが“Ｌ”レベルに設定される内部活性化状態におい
て、ワード線駆動信号ＲＡがワード線駆動回路５より出
力されない場合には、リセットした時点、即ち外部活性
化信号ＲＡＳが“Ｈ”レベルに変わった時点において
は、判定回路出力信号Ｚが“Ｌ”レベルから“Ｈ”レベ
ルに変化し、ＮＯＲ回路３０の論理和出力は、データ出
力活性化信号φのレベルによることなく“Ｌ”レベルに
固定される。これにより、出力信号ＯＵＴはハイ・イン
ピーダンス状態になることなく、内部データ信号Ｄのレ
ベルに合わせたデータ信号が出力される。
【００１９】
【発明の効果】以上説明したように、本発明は、ストレ
ス印加試験時における試験条件の内、環境温度を除いた
条件によりデバイスを選別工程において選別を行うに際
して、ワード線駆動信号が発生されない場合に、ワード
線駆動回路の動作・非動作を判定し、その判定結果を外
部に出力することにより、当該ワード線駆動回路が動作
した場合に対応するデバイスと、動作しなかった場合に
対応するデバイスとを極めて容易に区別することが可能
となり、外部電源電圧を上げて内部回路を動作させ、セ
ルアレイ部にストレスを加える加速試験実施時に、前記
電源電圧により内部回路が動作しない時に、前記ストレ
スが加えられない状態において後工程に進むという異常
事態を未然に回避することができるという効果がある。
ス印加試験時における試験条件の内、環境温度を除いた
条件によりデバイスを選別工程において選別を行うに際
して、ワード線駆動信号が発生されない場合に、ワード
線駆動回路の動作・非動作を判定し、その判定結果を外
部に出力することにより、当該ワード線駆動回路が動作
した場合に対応するデバイスと、動作しなかった場合に
対応するデバイスとを極めて容易に区別することが可能
となり、外部電源電圧を上げて内部回路を動作させ、セ
ルアレイ部にストレスを加える加速試験実施時に、前記
電源電圧により内部回路が動作しない時に、前記ストレ
スが加えられない状態において後工程に進むという異常
事態を未然に回避することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるワード線駆動回路を示す回路
図である。
図である。
【図３】本実施例におけるワード線駆動回路動作判定回
路およびワード線選択回路を示す回路図である。
路およびワード線選択回路を示す回路図である。
【図４】本実施例における出力データ増幅回路を示す回
路図である。
路図である。
【図５】本実施例におけるワード線駆動回路の動作を示
す信号波形図である。
す信号波形図である。
【図６】本実施例における他のワード線駆動回路を示す
回路図である。
回路図である。
【図７】従来例における出力データ増幅回路を示す回路
図である。
図である。
【図８】従来例を示すブロック図である。
１ ワード線駆動回路動作判定回路 ２ アドレスバッファ回路 ３ ワード線選択回路 ４ 出力データ増幅回路 ５ ワード線駆動回路 ６ セルアレイ部 ７ 入出力データ増幅回路 ８ 部分デコード発生回路 ９、１０、３５、３６ ＣＭＯＳトランスファーゲー
ト １１、１６、２３、２５、２８、２９、３７、４１、４
５ インバータ １３、１４、２０、３８、３９ 遅延回路 １５、１７〜１９、２６、２７、３３、３４、４０、４
２、４４、４８、４９ＮＭＯＳトランジスタ ２１、２４ ＮＡＮＤ回路 ２２、２９、３１、３２、４６、４７ ＮＯＲ回路 ４３ ＰＭＯＳトランジスタ
ト １１、１６、２３、２５、２８、２９、３７、４１、４
５ インバータ １３、１４、２０、３８、３９ 遅延回路 １５、１７〜１９、２６、２７、３３、３４、４０、４
２、４４、４８、４９ＮＭＯＳトランジスタ ２１、２４ ＮＡＮＤ回路 ２２、２９、３１、３２、４６、４７ ＮＯＲ回路 ４３ ＰＭＯＳトランジスタ
Claims (5)
- 【請求項１】 複数の記憶セルにより構成されるセルア
レイ部と、 内部テストモード信号および外部活性化信号を入力し
て、前記各記憶セルのＲＯＷ側選択に必要なワード線を
駆動するためのワード線駆動信号を生成して出力するワ
ード線駆動回路と、 前記各記憶セルに対応するアドレス信号を入力して、各
ワード線のそれぞれに対応する部分デコード信号を、そ
れぞれ個別に生成して出力する部分デコード発生回路
と、 前記ワード線駆動信号を共通に入力し、前記各ワード線
のそれぞれに対応する部分デコード信号を個別に入力し
て、それぞれ対応するワード線を選択するためのレベル
信号を出力する複数のワード線選択回路と、 前記各記憶セルより読出されるデータ信号を増幅して、
内部データ信号を出力する入出力データ増幅回路と、 前記外部活性化信号および前記ワード線駆動信号の入力
を受けて、前記ワード線駆動回路が動作したか否かを判
定して、所定の判定回路出力信号を出力するワード線駆
動回路動作判定回路と、 前記内部データ信号および前記判定回路出力信号と、所
定のデータ出力活性化信号とを入力して、所定のデータ
信号を出力する出力データ増幅回路と、 を備えることを特徴とする半導体記憶回路。 - 【請求項２】 前記ワード線駆動回路動作判定回路が、
前記外部活性化信号に所定の遅延時間を付与する遅延回
路と、当該遅延回路より出力される外部活性化信号と前
記内部テストモード信号との論理和をとって出力するＮ
ＯＲ回路と、前記外部活性化信号と前記ＮＯＲ回路の出
力との論理積をとって出力するＮＡＮＤ回路と、当該Ｎ
ＡＮＤ回路の出力を反転して前記判定回路出力信号とし
て出力するインバータとを備えて構成されることを特徴
とする請求項１記載の半導体記憶回路。 - 【請求項３】 前記ワード線駆動回路が、前記内部テス
トモード信号ならびに当該内部テストモード信号の反転
信号により制御されて、前記外部活性化信号を通過さ
せ、または遮断するように機能する第１および第２のト
ランスファーゲートと、前記内部テストモード信号を反
転させる第１のインバータと、前記第１および第２のト
ランスファーゲートの出力に、それぞれ所定の遅延時間
を付与して出力する第１および第２の遅延回路と、ドレ
インが所定の電源に接続され、ゲートに前記第１および
第２の遅延回路の出力が接続されて、ソースが出力端に
接続される第１のＮＭＯＳトランジスタと、前記第１お
よび第２の遅延回路の出力を反転して出力する第２のイ
ンバータと、ドレインが電源に接続され、ゲートに前記
第１および第２の遅延回路の出力が接続される第２のＮ
ＭＯＳトランジスタと、ドレインが前記第２のＮＭＯＳ
トランジスタのソースに接続され、ゲートに前記第１の
インバータの出力側が接続されて、ソースが前記出力端
に接続される第３のＮＭＯＳトランジスタと、ドレイン
が前記出力端に接続され、ゲートに前記第２のインバー
タの出力側が接続されて、ソースが接地される第４のＮ
ＭＯＳトランジスタとを備えて構成されることを特徴と
する請求項１記載の半導体記憶回路。 - 【請求項４】 前記ワード線駆動回路が、前記内部テス
トモード信号ならびに当該内部テストモード信号の反転
信号により制御されて、前記外部活性化信号を通過さ
せ、または遮断するように機能する第１および第２のト
ランスファーゲートと、前記内部テストモード信号を反
転させる第１のインバータと、前記第１および第２のト
ランスファーゲートの出力に、それぞれ所定の遅延時間
を付与して出力する第１および第２の遅延回路と、ドレ
インが所定の電源に接続され、ゲートに前記第１および
第２の遅延回路の出力が接続されて、ソースが出力端に
接続される第１のＮＭＯＳトランジスタと、前記第１お
よび第２の遅延回路の出力を反転して出力する第２のイ
ンバータと、ドレインが電源に接続され、ゲートに前記
第１および第２の遅延回路の出力が接続される第２のＮ
ＭＯＳトランジスタと、ソースが前記第２のＮＭＯＳト
ランジスタのソースに接続され、ゲートに前記内部テス
トモード信号が入力されて、ドレインが前記出力端に接
続されるＰＭＯＳトランジスタと、ドレインが前記出力
端に接続され、ゲートに前記第２のインバータの出力側
が接続されて、ソースが接地される第３のＮＭＯＳトラ
ンジスタとを備えて構成されることを特徴とする請求項
１記載の半導体記憶回路。 - 【請求項５】 前記出力データ増幅回路が、前記内部デ
ータ信号を反転して出力する第１のインバータと、前記
データ出力活性化信号を反転して出力する第２のインバ
ータと、前記第２のインバータの出力と前記判定回路出
力信号との論理和をとって出力する第１のＮＯＲ回路
と、前記内部データ信号と前記第１のＮＯＲ回路の出力
との論理和をとって出力する第２のＮＯＲ回路と、前記
第１のインバータの出力と前記第１のＮＯＲ回路の出力
との論理和をとって出力する第３のＮＯＲ回路と、ドレ
インが所定の電源に接続され、ゲートに前記第２のＮＯ
Ｒ回路の出力が入力されて、ソースが所定の出力端に接
続される第１のＮＭＯＳトランジスタと、ドレインが前
記出力端に接続され、ゲートに前記第３のＮＯＲ回路の
出力が入力されて、ソースが接地される第２のＮＭＯＳ
トランジスタとを備えて構成されることを特徴とする請
求項１記載の半導体記憶回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003719A JPH06215599A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003719A JPH06215599A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215599A true JPH06215599A (ja) | 1994-08-05 |
Family
ID=11565118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003719A Pending JPH06215599A (ja) | 1993-01-13 | 1993-01-13 | 半導体記憶回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365482A (ja) |
| JP (1) | JPH06215599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339357B1 (en) | 1997-08-12 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of externally monitoring internal voltage |
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1993
- 1993-01-13 JP JP5003719A patent/JPH06215599A/ja active Pending
-
1994
- 1994-01-13 US US08/181,467 patent/US5365482A/en not_active Expired - Lifetime
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| US6486731B2 (en) | 1997-08-12 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of externally monitoring internal voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US5365482A (en) | 1994-11-15 |
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